美国伯克利研究人员日前发表了倾斜离子注入(tilted ion implantation，TII)工艺，据称该技术能够降低制造领先芯片的成本，短研发时间，同时具有比当今最先进工艺更小的特征尺寸，比如它可生成小至9nm的特征尺寸。
今年来，由于芯片制造成本和复杂性的快速增长延缓了摩尔定律的进展，该实验室的工作显示利用他们的技术有望降低芯片的制造成本和复杂性。不过，目前还不清楚芯片制造商是否会采用这种技术。
“我们使用氩离子选择性地损坏二氧化硅层的某些部分，”在最新一期的《IEEE电子器件处理(IEEE Transactions on Electron Devices)》上发表了论文的第一作者Peng Zheng说。 “它是自对准的、按照预存的掩膜特征倾斜，所以它没有现有LELE 方法的问题，其中对不准是个致命伤。”
他说，这种方法可将目前在16纳米及更精微工艺节点广泛使用的自对准双图案(SADP)技术的成本降低50％，同时将吞吐量提高达35％。
“与需要多层沉积和清洁工艺的SADP相比，注入工艺非常便宜，”他说，同时提到，SADP还需要能够承受150℃处理的相对昂贵的材料。
文中提及的9nm特征尺寸意味着TII可用于生成18至20nm的间距。相比之下，台积电在最近的国际电子器件会议(IEDM)的论文中称，目前，其7nm工艺、M0层的最小间距为40nm。
伯克利实验室早在2015年时，就向两家论文资助商Applied Materials(应用材料)和Lam Research介绍了这种技术，而且在在去年的光刻会议上展示了原型结果。
图1：TII方法可生成小至9nm的特征尺寸。
图2：TII方法。(a)沉积薄氧化物和硬掩模(HM)层，并使用光刻在HM上印刷特征。然后，(b)以相反的角度注入氩离子。蚀刻掉氧化物层的损坏部分，并去除HM(c，d)。去除氧化物(e，f)后，再以图案化的氧化物层作为HM，对其下的IC层进行图案化。
鉴于TII使用“相当标准的CMOS工艺...我相当确信一些晶圆厂已经对其进行了尝试，因为相对于SADP，这很容易。但直到他们将其用于大批量生产前，他们会守口如瓶，因为这个行业竞争激烈，”他说。
不过，任何该技术的采用者都必须获得伯克利技术转让办公室的授权，目前他们也正在申请专利，他接着说。
作为后续工作，研究人员正在探索如何使用该技术图案化微孔(pattern tiny holes)。他们还探索如何使用它来帮助放松当前在16nm及更精微工艺节点使用SADP所需的严苛设计规则。此外，他们继续试验新材料。
该论文有两个值得注意的合作作者——Laxard Rubin，Axcelis的首席器件科学家和Tsu-Jae King Liu，Berkeley的校长助理(vice provost)和FinFET与SADP的共同发明者。而第一作者Peng Zheng，最近获得了伯克利的博士学位，并入职英特尔从事高级工艺研发。
“这绝对是令人印象深刻的工作，”市场观察机构VLSI Research的首席执行官G.Dan Hutcheson说。
但Hutcheson也指出了几个可能阻碍采用该技术的业务问题。
Hutcheson说，“成本的降低，虽然理论上印象深刻，但不足以让公司‘用新弃旧’——只需看看SOI的情况就清楚了。”他提到了绝缘体上硅(SOI)所走过的漫长的市场化之路。
此外，“有许多悬而未决的风险问题，如良率和对底层的损伤，”他表示，并补充说，芯片制造商“在涉及植入时，通常很保守。”
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