源同步接口的时序收敛挑战

源同步(Source synchronous)时序协议在现代高速接口中发挥着关键的作用；本文将从时序角度来探讨不同类型的源同步协议，以及它们所带来的时序收敛方面的挑战。

如图1所示，在正向源同步时序协议中，会发送一个频率作为基准来对发送的数据进行采样；这可帮助接收器透过维持数据和输入频率信号之间的偏置，来避免亚稳态(meta-stability)。

图1 源同步协议。

但在某些情况下，数据接收端必须发送一个频率以供数据发送端作为依据来发送资料；大量的往返时间使得频率无法提高，正因如此，大多数发送端会随资料发送另一个频率/选通(strobe)以方便接收端采样。发送器可透过两种方式发送数据，我们将在这里详细讨论。

发送器根据频率发送输出延迟资料

如图2所示，在这种情况下，发送器会先保持数据然后再发送；尽管对于收发器而言这种做法无关紧要，但实际上要花不少工夫才能以快速流程、高电压和低延迟温度条件下保持数据。替代方案是在完成所需数字相位偏移后，使用更快的频率边缘(clock edge)来启动数据。

图 2 在下一边缘对延迟数据进行采样。

发送器会在通常称为输出保持(tHO)的时间段后开始更改数据；发送器被允许在达到通常称为数据有效输出(tDVO)的时间前更改数据。在tDVO就达不到频率采样边缘之后，数据重新变为有效且稳定。tDVO-tHO通常被称为发送器的数据无效窗口(data invalid window)，这是一部分可用的相移，允许更改数据。可用相移的剩余部分称为数据有效窗口(data valid window)。

请务必注意，透过保持数据，发送器已确保采样边缘位于有效窗口内；采样边缘前面的有效窗口部分被接收器用来匹配其撷取/采样正反器(flop)的建立时间(setup time)，并被称为接收器的输入建立时间。

采样边缘后面的有效窗口部分，能帮助匹配撷取触发正反器的保持检查(hold check)时间，并被称为接收器的输入保持时间(hold time)。因此，接收器必须对输入频率执行最少的调动，并且使输入频率的偏置与输入数据匹配。

发送器根据频率发送输出偏置资料

我们来看看图3中所示的其他可能性。发送器现在不再保持数据，而会将数据分散至发送给接收器的频率；因此数据会在频率边缘的两端发生偏置。考虑双倍数据速率──或称双倍处发速率(double toggle rate)──的情况，如果接收器尝试在下一个边缘对该数据进行采样，请注意tHO参数是负值，因此必须将数据延迟至少x(此处的x大于tHO+保持检查时间)，才能将有效窗口发送至频率边缘附近。

图 3 在下一边缘对偏置数据进行采样。

这会需要增加很多缓冲器/中继器(buffer/repeater)，并带来额外的占位面积；更糟的情况是，在降低延迟的工艺-电压-温度(process-voltage-temperature，PVT)状态下因x边限(margin)提供的每一次推送，会有一次在增加延迟PVT状态下的3x~4x推送，这可能让有效数据再次移出采样边缘。

现在让我们来观察如果接收器尝试在相同边缘自行对数据进行采样会发生什么情况；如图4所示。在这个案例中，接收器拥有充足的保持时间来匹配其保持检查时间；但tDVO现在超过了建立检查时间，因此会发生建立违规现象，从而导致亚稳态。

图4 在相同边缘对偏置数据进行采样。

接收器现在必须制定一个策略来对频率进行超过数据的延迟/移位(shift)，以将频率推入有效窗口内，从而在移位频率的两端留有足够的边限，满足图5中所示的建立和保持时间。有两种方法来执行该操作：

图 5 在相同移位边缘对偏置数据进行采样。

1.架构移位(Architectural Shift)

解决方案正常解决方案是使频率相移90°，将其推入可用相移的中间位置，帮助接收器达到正输入建立时间和保持时间。但这说起来容易做起来难，因为输入频率在设计上与其他频率没有相位关系，必须部署同步结构来吸收亚稳态。还需要使用两倍频率的频率来实现90°相移。可以根据数据有效窗口与频率的误差(deviation)来探索45°或135°等其他相移容限的移位，但那可能需要更高频率的频率。

2.实体移位(Physical Shift)解决方案

或者，还可以透过在频率路径中放置更多缓冲区/中继器，利用实体具象来使用频率。但这比架构解决方案更加棘手，因为这要求在所有工艺、电压和温度条件下使用相同的最小移位量。同样，在降低延迟PVT状态中提供的任何移位x，会出现增加延迟PVT的3x~4x移位；如果数据有效窗口较小，这可能会让频率边缘再次进入无效窗口，如果目标是较高频率的话，很有可能会发生这种情况。

因此，接收器必须从两者之中选择较省事的方法来对边缘偏置数据进行采样；如果发送器保持数据一段时间，则两者都不必要──但在这种情况下，发送器若要在声明的时段内保持数据有效会有困难，即使是在降低延迟的PVT状态下也是如此。

当发送器装置并非固定并且接收器需要计划处理输出延迟数据和边缘偏置数据时，这种问题会更严重；在此种情况下，通常会将SoC连接至不同闪存组件，因为市场上都可取得两种型态的闪存。透过公认机构或(供应商)联盟来实现规格标准化，有助于将问题缩小，从而实现能将性能扩展至新高水平的较高频率。

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