三星14nm LPE FinFET晶体管揭密

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编按：本文作者Kevin Gibb为TechInsights产品线经理

三星(Samsung)即将量产用于其Exynos 8 SoC的14纳米(nm) Low Power Plus (LPP)工艺，这项消息持续引发一些产业媒体的关注。三星第二代14nm LPP工艺为目前用于其Exynos 7 SoC与苹果(Apple) A9 SoC的第一代14nm Low Power Early (LPE)工艺提供了进一步的更新。

业界目前共有三座代工厂有能力制造这种鳍式场效晶体管(FinFET)：英特尔(Intel)、三星和台积电(TSMC)。TechInsights曾经在 去年五月剖析用于Exynos 7420 SoC的三星14nm LPE工艺，当时在讨论这项用于制造晶体管的工艺技术时仍有所限制。而今，在几乎过了一年后，大家已经开始讨论三星的升级版14nm LPP FinFET工艺了。

然而，预计要到今年春季末取得三星的Exynos 8890 SoC或高通(Qualcomm)的Snapdragon 820 SoC样本后，才可能完全掌握这项工艺技术的细节。不过，我们可以进一步揭密用于Exynos 7420 SoC的更多14 nm LPE工艺技术细节，同时也有助于预期下一代LPP工艺的新进展。

我们从观察典型三星14 nm LPE FinFET晶体管的SEM侧视图开始(图1)。晶体管通道如同硅鳍片(Si Fin)般地形成，而非由图片的左下角向右上方生长。这些鳍片被埋在电介质下方而无法直接看到，因此，我们以箭号指示其方向。金属闸就位于正交方向，覆盖在整个鳍片的两侧与顶部。在闸电极的任一侧可看到较大的源极与汲极(S/D)触点。

图1：三星14 nm LPE FinFET晶体管的侧视SEM图
Source：TechInsights

也许从另一张三星FinFET晶体管的平面图(图2)中能更清楚的看到闸极与鳍片的布局。四片硅鳍以垂直的方向排列在水平方向的金属闸极正下方。这两种晶体管结构周围都围绕着一个阱触环，用于隔离其与芯片上的其他电路部份。

该鳍片间距约有49nm，必须采用双重图案工艺来制造。在此提供了两种选择：英特尔所使用的‘双微影蚀刻’(LELE)，或是‘自对准双微影图案法’(SADP)。我们认为三星采用了LELE工艺为鳍片制图，但最后还需要额外使用光罩与微影工艺，才能中断晶体管的两端。

图2：三星14nm FinFET晶体管的平面图
Source：TechInsights

图3是Exynos 7420所使用的典型NMOS晶体管之TEM横截面图，而且我们还注意到闸极长度经测量约有30nm，这跟所宣称的14 nm工艺节点差距颇多，而在表1中所整理的英特尔和台积电的情况也是一样的。稍后我们将进一步讨论这个问题。

晶体管闸极使用替代性闸极工艺制造，包括沈积牺牲层(通常为多晶硅)、图案化与蚀刻，形成大约30个较宽的条形(stripe)区域。这些条形区域可定义出晶体管闸极长度。

图3：三星Exynos 7420的NMOS晶体管横截面图
Source：TechInsights

本文下一页：进一步揭秘晶体管，新一代LPP工艺会有什么变化？

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接着，侧壁间隔层(SWS)沿着闸极侧面形成，并且用于作为掘入蚀刻定义及随后的外延生长——为NMOS晶体管(eSi)生长硅，以及为PMOS晶体管生长硅锗(eSiGe)等。在完全形成源极/汲极后，以氧化物填充腔室，接着再进行化学机械研磨(CMP)工艺。

PMOS源极/汲极区域的SiGe具有围绕硅鳍的较大晶格常数，因而在PMOS晶体管上产生压缩应变，从而提高其驱动电流。大量掺杂的SiGe与NMOS eSi源极/汲极也包覆在鳍片两侧，为钨填充的触点提供较大的接触贴片，从而为晶体管实现更低的接触电阻。

图4：三星14nm节点的PMOS晶体管
Source：TechInsights

在此移除该牺牲层闸极，并以其闸电介质与金属填充该闸极。图5显示金属填充的NMOS与PMOS晶体管，两个闸极就位于隔离区域的正上方。这些晶体管共享一个通用的氧化铪(HfO)/氧化物高k闸极电介层堆栈。高密度的HfO随晶体管边缘外围绕的暗带衬托而清楚显现。闸极氧化层则环衬在HfO的表面之外。

HfO的内面则环衬着NMOS与PMOS功函数金属层，用于设定晶体管的阈值电压，这些金属分别拥有不同的组成。

闸极填充部份也有一点不同。从图中可看到NMOS晶体管的内层部份衬着氧化钛(TiN)，再以钨(W)填充，但PMOS晶体管则不然。闸极长度较短的 PMOS晶体管并未使用钨填充，原因在于TiN封闭闸极顶部，无法再为其填充钨；而这也导致靠近底部的部份形成真空。在闸极长度较长的PMOS晶体管由于 TiN未封闭闸极顶部，因而会再度出现钨填充。

图5：虚拟NMOS和PMOS晶体管
Source：TechInsights

我们在前面曾经提到三星的FinFET晶体管较所描述的工艺节点长度更长，但并不是只有三星如此。包括英特尔与台积电所支持的FinFET闸极长度也比其工艺节点更长(如表1)。事实上，以微影尺寸的方式来看，与其所宣称的工艺节点也不尽相同。这究竟是怎么一回事？

表1：三星、英特尔与台积电的晶体管尺寸比较
Source：TechInsights

图 6提供了一个线索。透过图6分别描绘出针对几个先进逻辑组件所测得的物理层闸极长度、制造商所宣称的工艺节点，以及晶体管的接触闸间距。晶体管以 130nm节点进行制造时，较大的闸极长度更接近工艺节点。但从110nm到65nm，闸极长度微缩的速度较工艺节点更快速，也比工艺节点更短。至于45 nm及其更小的工艺，闸极长度的微缩速率则减缓。

我们还为相同的组件绘制出接触闸间距，这一间距长度是工艺节点的3.3倍，而且所有的工艺节点在这一点上都是一样的。我们还发现最小的金属间距也可扩展到大约3倍的工艺节点。

我们经常使用接触闸间距和6T SRAM单元面积来代表工艺节点；但这导致了一个问题：所谓的16nm或14nm工艺节点真的是这样的节点尺寸吗？例如，三星的鳍片间距、闸极长度、接触 闸间距以及6T SRAM单元面积，都比英特尔的14nm更大，其6T SRAM单元面积也比台积电的16nm SRAM更大。那么，它究竟是不是真的14nm工艺？

我们之中有一名工程师认为，鳍片间距最接近于工艺节点，就像我们在DRAM中看到的主动间距以及在NAND闪存中的STI间距一样。我们在表1中列出了英特尔、三星与台积电16/14nm组件的1/3鳍间距，这看起来的确更能代表工艺节点。

图6：晶体管闸极长度、接触闸间距与工艺节点的比较
Source：TechInsights

那么，我们应该可期待三星新一代的LPP工艺有些什么变化？三星在最近的新闻发布中提到LPP工艺将可提高15%的晶体管开关速度，同时降低15%的功耗。 这些都是透过增加晶体管的鳍片高度以及增强应变工程而实现的。而我则预期还会有一点点的工艺微缩，从而使其晶体管尺寸与6T SRAM单元面积更接近于英特尔的14nm工艺节点。

而今，我们正满心期待尽快从Apple与三星的下一代智能手机中取得Exynos 8 SoC或Snapdragon 820 SoC，好让我们一窥第二代14nm LPP工艺节点的变化。

编译：Susan Hong

本文授权编译自EE Times，版权所有，谢绝转载

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