Cadence物理验证系统通过台积电28/20nm工艺验证

全球电子设计创新领先企业Cadence设计系统公司日前宣布台积电已授予Cadence Physical Verification System(PVS)28纳米设计签收认可，并完成台积电20纳米工艺第一阶段认证。

设计工程师可从台积电直接申请PVS20纳米工艺文件用于早期的设计探索，并可通过访问台积电在线下载28纳米工艺签收文件。

.Cadence PVS支持应用创新图形技术的20纳米工艺。专用PVS工具提高了彩色环路检测精度，降低了错误误报并提供直观报错。Cadence技术也确保掩膜分解的可能性。

Cadence PVS与Cadence Virtuoso custom和Encounter digital implementation 平台集成，以帮助设计工程师在实现阶段的早期发现并修正错误。与Virtuoso的集成包括实时、设计中的设计规则检查(DRC)验证；实时20纳米DPT彩色环路检测；以及增量DRC校正与验证。

“我们与台积电的合作有助于确保设计团队拥有SoC设计与制造的先进实现与签收工艺，”Cadence硅实现部门研发高级副总裁Chi-Ping Hsu表示, “台积电对Cadence PVS在28纳米工节点的认可和20纳米早期认证标志着重大的共同承诺，那就是为当今复杂的混合信号系统级芯片提供收敛验证能力。”

“PVS成功完成台积电的28纳米设计签收工艺认可流程，”台积电设计架构市场部资深总监Suk Lee表示，“我们与Cadence密切合作以取得这些成果，包括20纳米先进工艺的技术协作。”