可制造性设计对90纳米以下设计流程的影响

随着工艺技术朝着90纳米以下转移，为了确保硅片的一次成功和可接受的量产良品率，对模型，工具和设计流程都提出了与以往明显不同的要求。为了充分考虑在制造过程中影响良品率的因素，如化学金属处理(CMP)、次波长光刻效应以及工艺变化敏感度，必须建立新的器件和互连模型，并进一步细化现有的器件和互连模型，以便对现有的设计方法进行扩充，创建更为精确的参数提取方法。

因为制造工艺效应对硅片电学性能的影响越来越大，所以在IC开发的早期阶段，设计者就需要对可制造性设计(DFM)技术的应用给予更多的关注。半导体厂商已经意识到如果在产品前端开发时没有充分考虑到制造工艺效果，那么就会导致后端硅片生产失败，即便在最好的情况下，也会导致硅片无法充分利用先进的制造工艺。

图1:在纳米工艺中， 与性能相关的因素已经成为 影响硅片良率的决定因素。 [资料来源：International Business Solutions，《全球系统集成 电路(ASSP/ASIC)服务管理报告》， 2004年5月]

为了应对与制造过程相关的新问题，需要从最根本的设计层面进行调整。比如，在应用纳米技术之前，传统的单元式设计方法是在库的基础上成功搭建的，这些库只具有为数不多的不同的Process Corner的特征。而在纳米节点，工艺变化和电学效应会同时影响芯片的性能，这样一来，通过传统方法创建的设计方案在就不再胜任，因为传统的建模技术和分析方法没有考虑到这些效应，因而会降低设计者预测硅片性能的能力。即使设计者采用了合理的时序和布线冗余，也不能确保硅片功能正常，甚至导致硅片设计失败。

为了应对新的纳米效应，IC设计者需要采用新的方法，以便通过功能增强的设计流程，工具和模型对现有设计能力进行扩展，从而确保设计者能够在纳米工艺中以可靠的方式预知硅片性能。

纳米效应

在更先进的工艺节点中，影响整体良品率的因素越来越多。实际上，与设计相关的问题对纳米级硅片良品率的影响已经越来越大，超过了工艺因素和新出现的光刻效应(图1)。

在纳米设计中，工程师所面临的漏电流更大，这样一来就增加了整体功耗。另外，在较精密的尺寸下使用较低的电源电压会导致较低的噪声容限，从而增加了设计对信号完整性(SI)问题如串扰和耦合的敏感性。与此同时，在密布的互连中，更高的时钟频率也意味着信号的频率更高，寄生效应会增加，从而使信号完整性对电路时序和功能的影响加大。所以业界研究人员发现大部分量品率问题都与互连相关也就不足为怪了。

如果要通过设计来解决这些问题，会让问题变得更为复杂。比如说，为了解决时钟频率增加的问题，设计者要进一步严格设计参数，从而会增加设计周期。与此同时，硅片上高密度的功能布线增加了精确建模的难度，从而使模拟结果越来越严重偏离实际硅片性能。并且，在单位功能电路的面积不断缩小的情况下，设计者要处理的器件参数统计变化情况也越来越棘手，因为此时器件参数变化值和工艺标准偏差一般都会增加。

图2:纳米效应的影响日益增加，从 而使采用传统开发方法设计的硅片失 败风险越来越大。

针对各种纳米效应的累计效果，半导体厂商们发现只有40%多一点的纳米设计能够按照预期进行操作，如果要获得与可接受的良品率和性能，那么60%多的设计都需要重新进行掩膜投片。现在有趋势表明：在小于90纳米的技术节点中，设计的成功率甚至更低(图2)。

在这种情况下，重新投片显著增加了生产成本，尤其是纳米节点中的成本。例如，一个生产130纳米器件的典型半导体公司要为设计付出1,000万美元或者更多，为掩膜支付75万美元到100万美元。而在90纳米节点中，单是掩膜成本就要增加25~50%。在这些直接成本增加的同时，鉴于上市时间推迟，取得利润的时间会减少。并且因为上市时间被推迟，在产品周期随日新月异的消费需求而缩短、市场空间亦不断受到挤压的情况下，产品销售量也会降低，从而使最终收入减少。

考虑到生产和设计环节之间已经越来越密不可分，毫无疑问，那些定位于硅片供应链上单一环节的单点式战略将不能有效地解决日益突出的可制造性设计问题。相反，我们应该采取更合适、更为全面的方法，使其涵盖IC开发各个阶段，其中的第一步就是IC设计本身。

设计的影响

纳米效应在很大程度上左右着IC开发，这些效应会影响到设计风格、设计尺寸、生产过程以及硅片良品率。随着市场需求的快速变化，设计的复杂度日益增加。根据市场需求，混合信号电路不断增加，硅片的功能也不断增强。与此同时，因为市场空间不断受到挤压，开发进度更要紧锣密鼓，在这种情况下，知识产权(IP)的作用会越来越重要。

在设计层面上，随着电源电压的降低和设计者对功耗关注程度的增加，低功耗策略越来越受到人们的重视。设计者不断采纳相关策略以降低功耗，比如把一个IC内的区域整块切换到低功耗等待模式。

在大型高速芯片中，要求设计者不断改良时钟分配方案。随着纳米效应影响的日益加深，设计者需要采用更为有效的时钟分配方法，以便能够在大型设计中控制时钟偏移，并增强与电压降和信号完整性相关的电源网络的稳定性。

图3：在更低的电源电压下，传统的 线性降额方法的准确性下降。

即便设计者考虑到了这些问题，制造过程对电路性能的影响还是有增无减。除非充分考虑了下游的相关要求，否则光刻效应会对电路行为造成很大的影响，甚至导致重新投片。除此之外，在铜工艺中，因为化学机械抛光(CMP)而导致的电阻变化会导致时序偏差，从而影响到硅片的性能和功能。

除了对电路性能所造成的显著影响以外，这些效应还会直接影响到设计过程。设计规模不断扩大，附加设计数据不断增加，在这种情况下，为了对设计进行精确分析，并处理好可制造性设计问题，就要处理越来越多的数据。进而，在大型电路设计组中，工具载入时间和运行时间都会增加，即便在设计者需要对大型电路进行更多类型的快速深入分析的情况下也概莫能外。

在这种环境下，简单的可制造性技术，如冗余过孔插入，在纳米设计中已经不能满足更广泛的方法的需要。相反，现在出现的可制造性设计是基于功能增强的设计流程而展开的，这些设计利用了与制造过程密切相关的工具和周密的模型，能够对纳米硅片的性能进行更精确的分析和可靠的预测。

更改设计流程

为了应对纳米效应，需要对设计流程本身进行周密的更改。虽然设计者仍然会使用既有模式，新的设计流程还需要更好地解决在设计和制造环节之间存在的相互依赖的关系，处理好纳米效应。

在很多在业界最先进的设计流程中，设计者都逐渐意识到了电压降对时序的显著影响，这种影响即使在0.18微米节点中也同样存在。在纳米节点中，电压降能够增加时钟和信号偏移，从而在时序严格的网络中导致保持时间和建立时间违例。因而，在很多设计流程中，电压降分析已经成为设计签付(sign-off)过程中重要的一部分。

对于纳米设计来说，还需要通过同步的功耗和信号完整性分析来进一步加强这种分析的效果，以便能够处理这些因素之间的关系，例如精确地预测电压降对噪声引入的时序变化的影响。另外，在这种分析中，还会借助静态和动态相结合的方法进行全面的功耗和信号完整性验证。除了分析电迁移问题以外，静态方法能够对电源网络的操作进行验证，找到与全局电源布线相关的问题，比如开路、布线宽度不足、电源带不足、过孔缺失以及过孔阵列缺失。在这些情况下，需要通过额外的动态方法优化电源网络的瞬态性能，并给出电源网络中电压降的瞬变，这些瞬变通常是因为局部器件的同时开关而导致的。通过这个功能增强的电源分析子流程，设计者能够更有效地确认应该在什么位置对去耦电容进行优化，以降低电压降的瞬变幅度，或者缩小泄漏电流。

因为电压降和信号完整性等因素和时序之间存在的密切关系，在半导体设计流程中，设计和设计签付工具之间的结合也越来越紧密。因为设计者面临着进度压力，如果延期，成本也会进一步增加，所以他们在较早的设计阶段就会采用这些全面的分析子流程，从而以更为快速和经济的方式解决问题。

工具的影响

因为设计者在较早的设计阶段就需要对后端问题进行预估，所以他们要在早期开发阶段不断增强针对制造过程的处理能力。这样一来，在功能增强的设计流程中，在已有的设计工具之外，还会引入新的面向制造过程的工具。

图4：面向制造的工具会自动对 设计进行居中处理，其方式是通过多 次操作不断添加新的边角， 直到在最优化的可行区域内把设 计重新居中为止。

举例来说，传统的功耗分析方法通常借助一个单一的降额(de-rate)因数来确定设计中的电压降效应。实际上，电压降对于时序的影响与电源电压之间的关系并不是线性的(图3)。

这样一来，通过简单的降额功耗来进行静态时序分析，就不能对与电压降相关的信号歪斜变化所导致的建立时间或者保持时间的违例进行确认。如果要对这些效应进行精确分析，就要在静态时序分析流程中采用相关的分析算法，这些算法能够利用基于实例的操作电压进行运算。在这里，每一个实例的分析都采用了其特有的操作条件。随着更多先进的工具逐渐采纳了这些方法，设计者能够通过实例的细节来更准确地计算路径延迟。

除了上述增强功能之外，设计者还需要获得相关的设计能力，以便能够以更直接的方式处理制造过程中的变数对设计性能和良品率的影响。例如，新的以设计为核心的方法可以生成正确的器件几何模型，从而能够在工艺参数分布范围的中央满足其技术要求。在这里，以设计为核心的方法能够把统计边角自动添加到设计目标中去，并对特征尺寸进行优化，直到在制造效应可能产生影响的范围内使设计居中为止(图4)。

新的工具还应该支持下游开发阶段。比如说，在次波长光刻中使用的分辨率增强技术(RET)日趋复杂，这就要求相关的工具能够在设计的早期就能够确定潜在的光刻问题。在设计链中引入新的面向光刻的工具以后，设计者就能更有效地处理次波长光刻中的各种效应。在工程师设计单个单元的过程中，这些工具能够发现潜在的问题，避免在相移掩膜(PSM)或者光学临进效应修正(OPC)过程中出现与下游开发相关的问题。

另外，因为分辨率增强技术的运行时间限制了新纳米设计的开发，所以次波长光刻需要通过选择性更强的方式来进行，也就是增强面向特定设计结构的针对性。这种工具能够把与重要设计结构相关的信息传递给光刻过程，从而使光学临近效应修正操作集中到特定的设计区域，并且降低光学临进效应修正的运行时间。随着这些工具在设计链中的不断前移，半导体公司能够把光学临进效应的修正要求降低到最低限度，从而生产出复杂度尽可能低的掩膜板，减少成本，最大限度地优化器件性能和增加芯片良品率。

与此类似，现有的工具还应该支持范围更广的数据，如由领先的芯片代工厂所设计的扩展的设计规则组。如果能够支持这些扩展的规则组，相关的工具就能找出设计中对制造效应尤为敏感的特定区域。因为这类深层的分析需要更长的运行时间，确定特定区域和对特定区域的分析对于优化设计的快速实现具有重要意义。

建模的影响

为了满足新的可制造性设计的要求，在新老工具中都需要加入越来越完善的器件，单元和工艺模型。为了得到精确的结果，需要对多驱动单元，时钟网格，长互连的延迟进行详细计算，并且要把电压降和信号完整性对时序的影响考虑在内。而要进行精确的延迟计算，就需要使用完备的模型，这些模型应该能够提供所有相关工艺/电压/温度点的准确时序数据。由此说来，设计者需要用到完全特征化的IP模型和库，这些模型和库是根据代工厂所提供的实际参数全面重新校准过的。

图5：用于单个Slew数值的ECSM数据。

为了支持更广泛的分析，这些工具还要利用更为精确的模型，如有效电流源模型(ECSM)。根据实际观测结果，传统方法在精确度方面存在着问题，所以有必要使用有效电流源模型。传统的延迟计算器和时序分析引擎仅在单一的额定电压等级上支持精确的延迟计算，如果引入其它电压值，那么线性降额值经常会超过SPICE计算结果20%(尤其是对于较慢的低功耗单元来说)，从而产生误差。即使是对于能够针对所有相关电压等级进行时序检查的延迟计算器来说，内插误差依然存在。

在包括基于表格的模型和基于多项式的模型在内的传统延迟模型中，驱动会作为一个电压源进行建模。在一个较长的工艺中，为了在各种电压等级中对单元延迟进行精确的建模，这些模型必须进行特征化处理。比如说，如果要在三个不同的工艺/温度范围内使用六个不同的电压等级，那么就需要对18个时序库分别进行特征化处理。

与此相反，在非线性ECSM延迟模型中，通过对输入偏移和输出负载电容的不同组合方式在多个时间间隔内使用特征化的电流和电压测量值(电流/电压曲线)(图5)，ECSM能够非常精确地模拟晶体管行为，在晶体管模型同样是基于电流源的情况下，其模拟结果与SPICE的误差范围通常不超过2%。

ECSM的电流/电压曲线用来创建一个更精确的输出驱动模型，其中的每一个驱动都用一个电压控制的电流源来表示。借助这个驱动电流，ECSM能够通过对RC网络驱动进行模拟来确定电压值。接下来可以借助驱动电压和接收电压生成RC网络的时序参数。因为ECSM同时包含了电流和电压信息，在它们的帮助下，可以针对电压变化对延迟的影响进行建模，并且在此过程中，不需要针对每个可能的电压等级使用特征化数据。

ECSM能够对带有多重驱动(如时钟网眼)的电源网络进行精确的建模，同时还会减少附加的时钟模拟操作以及重复的手工操作。如果设计者拥有较为出色的驱动模型，那么互连延迟的建模也会更为精确。在很多情况下，ECSM都能够精确地预测单元和互连的延迟，如长互连和并行驱动(包括时钟网眼)，而其它基于单元的延迟模型在这些方面都存在着一些问题。

参数提取的要求

除了完全特征化的模型以外，功能增强的流程和分析工具与精确的后布线数据之间的关系也越来越密切。过去，设计者能够接受诸如集总电容这样的近似值，并且只需要通过增加时序或者布线容限就可以抵消在较早的工艺节点中所出现的模拟误差或较小的制造偏差。而在先进的技术节点中，纳米效应对时序的影响超出了合理的容限范围，从而导致最初硅片的功能失效，为了诊断故障原因和对故障进行隔离，也要花费较高的代价。

在先进工艺技术中，设计者需要提取精确的寄生参数，以提供详细的相关数据，从而在制造过程变数增加的情况下，最大限度地减少保险设计和额外容限。对于引入了个体布线性能变化的先进铜制造工艺来说，精确的寄生参数提取尤为重要。因为铜的质地比周围的电介质要软，所以化学机械抛光会导致整个芯片上的铜层厚度不够均匀，这样一来，即使是同样长度的金属线也会产生不同的寄生延迟，使实际的硅片性能与预期的时序行为产生偏差。半导体厂商通过插入伪金属来增加整个芯片上的铜线均匀度，减少化学机械抛光的影响。精确的寄生参数提取必须能够同时反映伪金属插入的电学效果，比如说增加的耦合以及负载电容。

先进的参数提取过程包含了针对高级电介质和梯形导体，铜工艺以及当今工艺中的其它相关技术的精确3D建模和特征化处理。这些更为精确的参数提取方法能够反映出与制造过程相关的电阻和电容变化，从而使设计者能够减小设计容限，提高硅片性能和良品率。

参考文献

[1] International Business Solutions, Global System IC (ASSP/ASIC) Service Management Report, 2004年5月

作者：Mark Miller

营销和商业开发部副总裁

David Thon

DFM部产品营销组主管

Cadence设计系统公司