如何将CFET用于1nm及以下节点工艺

互补场效应晶体管(CFET)在4T轨道单元设计中优于叉片晶体管，使其成为1nm以下逻辑技术节点的极具吸引力的器件架构。

而imec在VLSI 2021上介绍的叉片器件架构，将纳米片晶体管系列扩展到1nm甚至1nm以下的逻辑节点。在叉片器件中，由于减小了n型和p型晶体管之间的间距，因此可以使有效沟道宽度大于传统的全环绕栅极纳米片器件。这将有利于改善晶体管的驱动电流(或直流性能)。此外，更小的n-p间距可以进一步降低标准单元高度，逐步将标准单元推向4T轨道高度设计，从而使得4条单元内部金属线都能适配标准单元高度。

但是对于4T单元设计和窄至16nm的金属间距来说，即使叉片变得很窄也难以提供所需的性能。这也正是互补FET或CFET可以发挥作用的地方。Julien Ryckaert表示：“在CFET架构中，nMOS和pMOS器件相互堆叠。堆叠从单元高度角度看消除了n-p间距，进一步实现了有效沟道宽度的最大化，进而使驱动电流最大化。还可以借助由此产生的面积增益将轨道高度推至4T及以下。”

图1：从FinFET到纳米片，再到叉片，最后到CFET。

两种不同的实现方案：单片和顺序

目前业界正在探索两种可能的集成方案，以实现具有挑战性的nMOS-pMOS垂直堆叠：即单片式和顺序式。

单片CFET流程从底部沟道的外延生长开始，然后是中间牺牲层的沉积，然后是再是顶部沟道的外延生长。Naoto Horiguchi认为：“虽然这似乎是构建CFET最直接的方法，但处理流程相当复杂。例如，这种堆叠方法会导致垂直结构的纵横比非常高，从而为鳍、栅极、间隔物和源极/漏极触点的后续图案处理带来了严峻挑战。”

可以使用由几个区块组成的顺序制造流程来制造CFET。首先，底层器件被处理直到触点。接下来，利用晶圆对晶圆键合技术，并通过晶圆转移在该层的顶部创建一个较厚的半导体层。然后再集成顶层器件，连接顶栅和底栅。Julien Ryckaert指出：“从集成的角度来看，这个流程比单片流程更简单，因为底层和顶层器件都可以用传统的‘二维’方式进行单独处理。此外，它还为n型和p型器件提供了集成不同沟道材料的独特可能性。”

这两个流程各有自己的优缺点。通过开发模块和集成步骤、量化PPAC (功率、性能、面积、成本)成本效益、简化每个工艺流程的复杂性，Imec做出了很大的贡献。

PPAC基准测试：优化的顺序CFET是单片CFET的有效替代方案

之前，作者对4T标准单元设计中的单片CFET与顺序CFET作出了PPAC评估。

Julien Ryckaert指出：从这个基准来看，与导致有效电容上升的顺序流程相比，使用单片工艺流程制造的CFET消耗的面积更少，性能也更高。然而，通过以下三个优化，可以将顺序CFET的轨道与单片CFET的轨道相提并论。这三个优化为：

(1)自对准的栅极合并(见图2中的v2)；

(2)省略栅极帽(见图2中的v3)；

(3)使用混合定向技术，简称HOT。

图2：纳米片(NS)、叉片(FS)和CFET(单片和顺序)的栅极横截面示意图。基本顺序型CFET(=v1)比单片型CFET更宽更高。通过优化流程(包括自对准栅极合并(v2)和无栅极帽(v3))，顺序CFET在面积消耗方面接近单片CFET。

HOT允许独立的优化顶部和底部器件的晶体取向和应变工程，不会增加工艺流程成本。例如在n-on-p配置中，可以在顶部使用具有<100>取向的硅晶圆，从而为顶部nMOS器件提供最高的电子迁移率。而底部的pMOS空穴迁移率则受益于<110>的硅晶圆取向。“尽管单片CFET仍然是首选，但顺序工艺流程的独特之处在于它可以利用晶圆取向方面的这种差异。我们的基准测试表明，通过这些优化，对于未来的4T轨道设计，顺序CFET流程可以成为更复杂的单片CFET的有效替代方案，”Julien Ryckaert表示。

模块和集成步骤的逐步改进

近年来，imec报告了在改进单片和顺序CFET的模块和集成步骤方面取得的进展。例如其展示了通过优化关键模块步骤实现的单片集成CFET架构。

同期，imec也报告了顺序CFET的逐步改进成果。虽然底层和顶层器件可以用传统的“二维”方式分开处理，但晶圆转移带来了特定的挑战。例如，为了避免对底层器件产生任何负面影响，对两层间转移和顶层器件处理都有热预算限制(大约500℃或以下)。这属于顶层器件的栅极堆叠可靠性问题，通常需要900℃量级的热处理。早些时候，imec展示了保持良好栅极堆叠可靠性的新方法，其中包括对pMOS顶部器件进行低温氢等离子体处理。此外，imec还报告了通过开发无空隙薄键合氧化物工艺在介电晶片键合步骤中的进展。

智能切割层转移：顺序CFET的关键构建块

在A.Vandooren等人发表的2022 VLSI论文中，imec评估了三种不同的层转移过程。本文研究了各种工艺选项对顶部(绝缘体上完全耗尽型硅(FD-SOI))和底部(体FinFET)器件性能的影响。

Naoto Horiguchi认为：“从成本的角度来看，特别有前途的是SOITEC的低温智能切割流程，它使用工程化的大块施主晶圆来实现低温下的薄层分割。这种方法的美妙之处在于它允许复用施主晶圆，因而使其成为一种极具成本效益的解决方案。其他两种方法都依赖于通过研磨和硅回蚀去除衬底，不允许重复使用施主晶圆。”

图3：无固化或低温固化的SOITEC低温智能切割层转移流程示意图。

通过进一步优化，在使用低温智能切割进行概念验证层转移后处理的顶部器件，可以从劣化的电气性能中恢复。Naoto Horiguchi表示：“由于低温固化未经优化，这些器件的电子迁移率较低。Soitec进一步完善了其解决方案，并表明可以通过优化低温固化步骤来恢复迁移率损失，从而提高硅沟道的晶体质量。鉴于这种方法的成本效益，采用新开发工艺条件的智能切割是在顺序CFET工艺流程中执行层转移的有效选择。它提供了一个通用流程，支持CFET之外的3D顺序堆叠应用，例如逻辑存储器或逻辑上逻辑器件的3D顺序集成。”

图4：低温智能切割层转移方案中，优化和参考(概念验证)工艺对比时的电子有效场迁移率与反转电荷的关系。

图中迹线B(紫色)具有更好的迁移性，因为它采用了额外的低温固化步骤。

器件测试结果显示了顶部和底部器件之间良好的电气互连性，这通过功能逆变器链得到了验证。此外，通过集成氢等离子体处理步骤，顶层pMOS器件的栅堆叠可靠性得以保持。

图5：3D顺序堆叠器件的TEM横截面。

“需要强调的是，这种架构还不是真正的CFET最终实现，”Naoto Horiguchi补充道，“例如，在设想的顺序CFET架构中，底部器件的金属互连层(M1B)是不存在的。我们的测试工具主要用于演示作为顺序CFET和其他3D顺序堆叠实现的关键模块的层转移改进。未来，将继续努力优化集成步骤，完成真正顺序CFET的最终实现。”

(参考原文：Integrating CFET into the logic technology roadmap beyond 1 nm ）

本文为《电子工程专辑》2022年11月刊杂志文章，版权所有，禁止转载。点击申请免费杂志订阅