用于功率电子设计的高性能SiC MOSFET技术

碳化硅的性能潜力毋庸置疑。目前要应对的主要挑战在于确定哪种设计方法能在应用中取得最大成功。高级设计工作聚焦于作为指定技术主要基准参数的具体导通电阻。不过，重要的是在电阻和开关损耗等主要性能指标与实际功率电子设计的其它方面(如高可靠性)之间做好适当的权衡。对于不同应用，这种权衡可能会有所不同。

器件设计理念

适当的器件设计理念应允许一定的设计自由度，以适应不同任务的需要，而无需在工艺和布局方面作重大改变。不过，对于器件设计理念而言主要性能指标仍然是较低的特定区域阻抗，最好与列出的其它参数结合使用。图1列出了一些被认为是很必要的参数。

图 1:指定参数（右）必须与碳化硅MOSFET的性能指标（左）进行权衡

最重要的验收标准之一是器件在目标应用运行条件下的可靠性。与成熟的硅器件领域的主要区别在于，碳化硅元件在更高的内部场强下工作。需要对相关机制进行仔细分析。它们的共同点是，器件的总电阻由串联的漏极和源极接触电阻来决定，包括靠近触点的高掺杂区、沟道电阻、JFET区电阻和漂移区电阻（见图2）。请注意，在高压硅MOSFET中，漂移区明显在总电阻中占主导地位；在碳化硅器件中，该部分可以设计具有大幅提高的导电率。

图 2:平面DMOS 碳化硅MOSFET（左）、垂直沟道、TMOS 碳化硅MOSFET及产生电阻的对应位置

对于主要MOSFET元件SiC-SiO2界面，必须考虑相比硅而言的以下差异：

●碳化硅相比硅而言具有更高的单位面积原子表面密度，从而导致悬挂Si键和C键的密度更高；位于界面附近栅极氧化层的缺陷可能出现在能隙中，并充当电子的捕集器。

●热生长氧化层的厚度很大程度上取决于晶体平面。

●相比硅器件而言，碳化硅器件在阻断模式下在更高的漏极感应场强下工作（MV而不是kV），这需要采取措施限制栅极氧化层中的场强，以保持阻断阶段氧化层的可靠性。另见图3：对于TMOS，临界点是沟槽角，而对于DMOS，则是结构的中心。

●碳化硅MOS结构表明，在给定场强条件下，由于势垒高度较小，相比硅器件而言，Fowler-Nordheim注入电流更高。因此，界面的碳化硅侧场强必须受到限制。

上述界面缺陷导致沟道迁移率非常低。因此，这导致沟道对总导通电阻的贡献率很高。因此，碳化硅相比硅而言的在极低漂移区电阻形式下的优势因沟道的高贡献率而减弱。为克服这一困境，一个方法是增加导通状态下施加于氧化层的场强，要么提高导通时的栅源（VGS）偏压，要么采用薄栅极氧化层。外加电场超过硅基MOSFET器件通常使用的值（4 ~ 5 MV/cm，而在硅中最大为3 MV/cm）。在导通状态下氧化层中的这种高场强可能会加速磨损，并限制屏蔽剩余的外部氧化层缺陷的能力。

图3 左：平面MOSFET（一半）的典型结构，显示与氧化层场应力有关的两个敏感区域。 右：沟槽MOSFET（一半）的典型结构，关键问题是沟槽拐角处的氧化层场应力

基于这些考虑，很明显碳化硅中的平面MOSFET器件实际上有两个与氧化层场应力有关的敏感区域，如图3左边部分所示。首先，讨论了在靠近漂移区与栅极氧化层界面处的最高场强区域中反向模态的应力，其次是栅极与源极在导通状态下的重叠应力。

通态下的高场强被认为更危险，因为没有只要保证通态电阻性能就能降低通态场应力的器件设计措施。英飞凌的总体目标是将碳化硅具备的低RDS(on)与安全氧化层场强条件下运行的工作模式相结合。因此，决定放弃DMOS技术，从一开始就专注于基于沟槽的器件。从具有高缺陷密度的平坦平面转向其他更有利的表面方向，可以在低氧化层场强下获得低沟道电阻。这些边界条件是利用硅功率半导体领域质量保证方法的基础，目的是保证工业和汽车应用中预期的FIT率。

图 4: CoolSiC MOSFET内部结构示意图

CoolSiC MOSFET 单元设计旨在限制通态和断态下栅极氧化层的电场（见图4）。与此同时，还提供一种具有吸引力的1200 V级专用导通电阻，即使在大规模生产中也能以稳定的可重复方式实现。确保较低的导通电阻，驱动电压VGS = 15 V，结合足够高的栅源阈值电压（通常为4.5 V），成为碳化硅晶体管领域的标杆。该设计的特殊功能包括通过自对准工艺在单晶向上对沟道进行定向。这确保了最高的沟道迁移率和狭窄的阈值电压分布。另一个特点是深p沟槽与中心的实际MOS沟槽相交，以允许狭窄的p+到p+间距，确保有效屏蔽下氧化角。

静态性能—第一象限操作

MOSFET静态输出特性的主要参数是总电阻RDS(on)。CoolSiC MOSFET的典型导通电阻是在室温和VGS = 15 V时定义的（图5，左）。阈值电压VGS_TH遵循器件的物理特性，随温度下降而下降，如右侧图5所示。

图 5: 室温和175°C的CoolSiC MOSFET输出特性（示例45 mΩ 1200 V型）（左）以及Ron和VGS_TH对温度的依赖性（右）

导通电阻的正温度系数(图5，右)是低沟道缺陷密度的结果，这使得这些器件注定要并联使用。这是与DMOS器件的另一个显著区别，由于沟道中缺陷密度高，DMOS器件的电阻通常对温度的依赖性较弱。

图6: MOSFET的导通电阻随温度变化的主要特性，硅与碳化硅的比较以及阻断电压的影响

这种DMOS“特性”乍一看似乎很吸引人；不过，由于导通电阻逐步降低，漂移区的温度依赖性将越来越在总导通电阻中占据主导。 因此，碳化硅MOSFET将变得与硅更类似。但值得注意的是，由于绝对掺杂密度较高，即使在成熟状态下，碳化硅MOSFET的实际温度系数也会低于相同阻断电压下硅器件的实际温度系数。此外，由于漂移区对总电阻的贡献越来越大，对于更高的阻断电压，导通电阻的温度依赖性将更加明显。图6概述了定性性态。

静态性能—第三象限操作

与IGBT相反，诸如CoolSiC器件这样的垂直MOSFET通过体二极管提供反向传导，实际上是续流二极管。不过，由于碳化硅的带隙，该二极管的拐点电压相对较高（约3v），连续工作会导致较高的传导损耗。因此，必须使用同步整流设计理念。二极管模式仅适用于短死区时间（见以上章节）。在这段时间之后，通过应用正VGS（就像在第一象限模式中一样）再次打开沟道。

该工作方案在第三象限模式下具有非常低的传导损耗，因为没有拐点电压能够实现与第一象限模式下相同的电阻。事实上，由于现在反向电流流向的负前馈影响，JFET冲击减小，因此电阻甚至更低。图7显示第三象限工作（不同栅极电压下的I-V特性）。请注意，由于p-n二极管的结构，也可以实现一定的脉冲电流处理能力（高于正向模式）。

图 7: 45 mΩ CoolSiC MOSFET的体二极管I-V特性

动态性能

SiC-MOSFET作为单极器件，其动态性能很大程度上取决于电容。与输入电容Ciss相比，该器件具有较小的栅漏反向电容Crss。这有利于抑制寄生导通，这可以防止在半桥配置下运行时使用高级栅极驱动电路。即使栅极电压为0 V，也可以安全地关断许多CoolSiC MOSFET产品，因为除有利的电容比外，阈值电压足够高。图8（左）概述了器件总电容与温度的函数关系。

图8（右）显示（4-pin TO-247封装）半桥配置的典型开关损耗与漏电流的函数关系。关断能Eoff受负载电流的影响很小，主要由容量决定，而导通能Eon则随电流线性增加，在Etot总损耗中占主导。根据2019年年中以来的情况，应该强调的是，在市售1200 V 碳化硅MOSFET中，CoolSiC MOSFET具备最低Eon。Eon和Eoff实际上与温度无关。需要注意的是，实际的外壳设计对开关损耗有重大影响，主要是对导通损耗的影响。特别有效的是使用开尔文触点，它实际上从电流的角度将负载路径与控制路径分开，从而有助于防止对栅极信号的di/dt感应反馈回路增加动态损耗。

图 8:45 mΩ CoolSiC MOSFET的典型器件电容与漏源电压（左）和相关的开关能量（右）与漏极电流的函数关系（对于VGS = 15/-5 V，RGext = 4.5 Ω，VDS = 800 V，Tvj = 175°）

一般而言，只采用某些封装来实现具备低电容和栅电荷的快速开关碳化硅晶体管。主要标准包括由于高损耗功率密度而具有良好的热性能（当然使用碳化硅可以降低绝对损耗，但其余损耗集中在非常小的区域）。另一个标准是低杂散电感，用于管理没有临界电压峰值的高di/dt斜率。基于条线概念的对称内模块设计是强制性的。目前具备这种特性的模块封装是英飞凌为模块提供的EASY平台，或者TO 247系列（TO263-7），用于分立式封装。

CoolSiC MOSFET的栅极电荷曲线通常不同于硅功率器件的典型形状；特别是，没有清晰可见的Miller高原，如图9所示。对于ID = 30A，VDS = 800V，RG =3.3 kΩ，VGS（关闭）= -5V至VGS（开启）= 15V，栅极总电荷Qtot通常为75nC。

图 9： 45 mΩ 1200 V CoolSiC MOSFET的典型栅极电荷曲线（左）和通过RG实现开关速度的可控性（右）

在许多情况下，可能需要调整开关速度（dv/dt）来处理振荡等。MOSFET的一个好处在于提供了通过栅极电阻调整斜率的简单方法。与合适的驱动电路相结合，其导通和关断甚至可能有所不同。右图9显示英飞凌45 mΩ 1200 V CoolSiC MOSFET的相应性能。

图10描述了直流电压为VDS=800 V时采用TO-247 4-pin和TO-247 3-pin封装的45 MΩ 1200 V Coolsic MOSFET的短路波形，这与IGBT有显著差异。最初，漏极电流迅速增加并达到峰值电流水平。由于开尔文源设计的快速接通，TO-247 4-pin电流上升较快，SC事件开始时自热较少，峰值电流超过300 A，而TO-247 3-pin峰值电流较小。主要原因是在三管脚器件的情况下，di/dt对所应用的VGS产生负反馈。由于这种效应在开尔文连接解决方案中被消除，从而能够更快开关，因此在发生饱和效应之前，4管脚器件的电流也会上升到更高的值。

峰值电流后，漏极电流明显减小到150 A左右。这是由于载流子迁移率和JFET效应随温度升高和自热而降低。测试波形显示干净、稳健的性能，证明了TO-247 CoolSiC  MOSFET和功率模块的典型3 μs SC能力（根据相关的目标应用要求目前为2 μs）。英飞凌的CoolSiC MOSFET是第一款具备保证短路性能的器件。

图 10： 25°C时典型短路与持续时间的函数关系（左）；1200 V器件的雪崩性能，在60 V时关断3.85 mH开式感应负载（右）

新的650 V级器件在数据手册中附有雪崩额定值，以满足目标应用电源的要求。一般而言，CoolSiC MOSFET技术在雪崩条件下表现出高耐用性；右图10显示了1200 V元件的典型特性。

FIT率和栅极氧化层可靠性

除性能外，可靠性和耐用性是碳化硅MOSFET最常讨论的主题。耐用性是指器件能够承受某些特殊应力事件的能力，如短路性能或脉冲电流处理能力。可靠性涉及的是器件在标称工作条件下在目标应用寿命内的稳定性。与可靠性相关的影响包括某些电气参数的漂移或灾难性故障。对于硬故障，量化通常以FIT率的形式进行，这实际上规定了在一段时间内有多少某种类型的器件允许发生故障。如今，大功率硅器件的FIT率主要受宇宙射线效应的影响。

如果采用碳化硅，如前所述，由于氧化场应力，需要考虑栅极氧化物可靠性的额外影响。因此，如图11所示，总FIT率是宇宙射线FIT率和氧化层FIT率之和。对于宇宙射线的稳定性，也可以采用类似方法，如硅领域的典型方法。其中，通过实验获得了某一技术类型的FIT率，并根据结果，结合应用目标，可以实现满足FIT率的设计，通常通过优化漂移区的电场分布来实现。对于氧化层FIT率，需要采用屏蔽过程来降低FIT率，因为碳化硅中的缺陷密度相比硅而言仍然很高（对于英飞凌的硅功率器件，栅氧化层的屏蔽仍然作为质量保证措施来采用）。

图 11： 采用碳化硅MOSFET时的FIT率的构成

譬如，碳化硅MOS器件的栅氧化层可靠性的挑战在于，保证在工业应用中给定工作条件下的最大故障率小于1 FIT（就像IGBT一样）。由于就碳化硅和硅而言，二氧化硅内在质量和属性几乎相同，同一面积和氧化层厚度的硅MOSFET和碳化硅MOSFET可以相同时长承受大致相同的氧化场（相同的内在寿命）。当然，这只适用于器件不包含与缺陷相关的杂质（即外部缺陷）的情况下。与硅MOSFET相比，碳化硅MOSFET栅极氧化层有更高的外部缺陷密度。

相比没有缺陷的器件，有外部缺陷的器件更早发生故障。无缺陷器件将会由于内部磨损在很长时间后发生故障。通常，在正常应用条件下，如果氧化层厚度足够大，固有故障次数要少得多。因此，在典型的芯片使用寿命内，氧化层FIT率完全由外部缺陷决定。

保证碳化硅MOSFET栅极氧化物具备足够高可靠性的挑战在于，将受到外在缺陷影响的器件数量从工艺结束时最初的高数量（例如1%）减少到产品运至客户时可接受的低数量（如10 ppm）。实现这一目标的一个成熟方法是采用电气屏蔽。

在电气屏蔽过程中，每个器件都受到栅极应力模式的影响。选择应力模式来破坏有严重外部缺陷的器件，而没有外部缺陷的器件或只有不严重缺陷的器件可以留下来。配送环节会去除未通过屏蔽测试的器件。这样，潜在的可靠性风险就转化为成品率损失。

为了能够在足够高的应力水平下对器件进行应力测试，栅氧化层需要具有指定的最小厚度。当栅极氧化层厚度过低时，器件在屏蔽过程中会因磨损而发生固有故障，或者屏蔽后阈值电压和通道迁移率降低。因此，标称氧化层厚度有必要远高于实现高效栅氧化层屏蔽的固有使用寿命目标通常所需的厚度。遗憾的是，较厚的栅极氧化层会增大阈值电压，并降低给定VGS(on)下的沟道电导率。图12显示栅氧化层FIT率与器件性能之间的权衡。

图 12：栅氧化层厚度和栅极电压对故障概率和导通状态特性的影响（650 V器件的导通电阻数据）

英飞凌在不同的正负栅应力偏压下进行三次应力测试，在150°C下测试了电气屏蔽碳化硅MOSFET的导通状态可靠性100天。每组样品数量高达1000个。图13显示不同栅极氧化工艺条件下的结果，大致说明最终工艺的技术改进。在初始工艺条件下，在推荐的栅偏压30 V的两倍时，1000个器件中有不到10个发生故障。技术进步使得降至30 V时仅一个器件发生故障，而在25 V和-15 V时为零故障。这个剩下的故障仍是外部故障，但并不重要，因为在标称栅偏压使用条件下它的发生时间将远远超出规定产品寿命。

图 13：不同工艺条件下的导通状态故障率评估

正如前文所述，由于碳化硅功率器件中的电场条件相比硅功率MOS元件而言更接近二氧化硅的限值，所以，除导通状态氧化层可靠性外，评估关断状态氧化层应力当然也同样很重要。主要战略在于通过适当的深p区设计，高效屏蔽敏感的氧化层区域。屏蔽效率也由电阻和可靠性之间的权衡结果决定。如果是沟槽MOSFET，在MOSFET沟道区下方形成JFET样结构的深p区可有助于有效促进屏蔽。这种JFET结构为导通电阻增加了额外的分量，主要取决于埋置P区之间的距离和掺杂情况。这种屏蔽结构的设计特点对于避免栅极氧化层在关断状态下的降级或击穿至关重要。

为验证CoolSiC MOSFE的关断状态可靠性，我们在150℃下对5000 个以上1200 V碳化硅MOSFET进行了100天的应力测试（VGS = -5 V和VDS = 1000 V）。这些条件对应于工业应用任务的最关键点。由于就器件击穿电压而言，对施加的漏极电压的限制使得实现进一步加速非常困难。在更高的漏极电压下进行测试将会对结果产生错误影响，因为更有可能出现宇宙射线引起的故障等其他故障机制。其结果是在这种断态可靠性测试期间没有一个测试器件发生故障。由于650伏器件遵循与1200伏器件相同的设计标准，因此预计具有同样的可靠性。

结语

CoolSiC MOSFET在开关操作和损耗方面拥有出色性能。其中一个亮点是能够利用零栅偏压关断器件，这使得碳化硅晶体管设计概念成为目前唯一真正的“正常关断”器件。

（参考原文： High-performance SiC MOSFET technology for power electronics design，by Peter Friedrichs）

责编：Amy Guan

本文为《电子工程专辑》2020年1月刊杂志文章，版权所有，禁止转载。点击申请免费杂志订阅