回顾过去15年的数据，可以看出从2000年到2010年，由于电源电压和工艺遵循摩尔定律发展，片外通信的能效获得了提高。随后，进展开始放缓。原因何在？设计人员试图通过现有通信通道以更高的数据速率传输更多数据。因此，必须得研究如何在电路设计阶段改善功耗。
检视过去15年的数据，可以看出从 2000 年到 2010 年，由于电源电压和工艺遵循摩尔定律发展， 片外通信的能效获得了提高。随后，进展开始放缓。原因何在？设计人员试图通过现有通信通道以更高的数据速率传输更多数据。因此，必须得研究如何在电路设计阶段改善功耗。
伊利诺伊大学的集成电路与系统小组正在研究和开发新型 SerDes 架构，试图在电路级改善能效。该小组瞄准SerDes 架构的三个元件：发送器、数据通道和接收器。
特别是最近，研究人员探索了新的电路设计技术，以改善接收器中的时钟和数据恢复 (CDR) 模块的功耗。
由于布线高频时钟，大部分功耗发生在多相发生器中。团队利用 Analog FastSPICE (AFS) Platform（来自Siemens Digital Industries Software 的 Siemens EDA部门）迭代了多种设计思路并发现每种设计都存在问题， 电路验证必须考虑器件噪声、工艺变化和复杂寄生效应的影响，也就是说要在模块级和全电路级进行多次仿真。利用 AFS， 团队能够成功进行仿真并随后将其设计流片；而其设计以 14 Gbps 的速率工作时，可实现 2.8mW/GB/s 的额定功率效率。相形之下，原设计的额定功率效率为 6.5mW。
本篇文章是我们两部分系列文章的第二部分，伊利诺伊大学厄巴纳-尚佩恩分校副教授 Pavan Kumar Hanumolu在视频中探讨了SerDes设计考虑因素和仿真挑战，以及如何利用Analog FastSPICE Platform解决这些挑战。
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