突破CMOS工艺极限　半导体技术下一步往哪走？

1999年，“国际半导体技术蓝图”(The International Technology Roadmap for Semiconductor，ITRS)首次发表，这是一份由来自美国、日本、韩国、欧洲与台湾五个区域的半导体产业组织代表──涵盖IC产业设计、制造、设备与材料等各大厂商，还有学术研究机构共900位成员的共同智慧结晶，以15年为一个预测时间跨度，描绘出半导体科技的演进趋势蓝图，详列半导体组件在每一代工艺节点的尺寸、电气特性等参数规格以及制造成本，以作为整体半导体产业生态链的参考依据与技术发展的进度目标。

从ITRS到IRDS

第一版ITRS问世，当下的最先进量产工艺节点是180纳米(nanometer/nm)──0.18微米(micron/µm)，在那个时候，个人计算机(PC)仍处于鼎盛时期，人们开始享受遨游因特网的乐趣、习惯有疑难就Google解惑；移动通信技术发展至2G、手机(当然是功能型)成为多数人不离身的电子装备……紧接着21世纪来临，为跟上摩尔定律(Moore’s Law)每两年晶体管密度加倍的速度，ITRS陆续加入了应变硅(strained silicon)、高介电(High-K)/金属闸极材料，以及多闸极/3D结构晶体管等方法，半导体工艺稳步朝着130纳米、90纳米、65纳米、45纳米、32纳米，22纳米、14纳米前进。

在1999到2014的15年之间，我们看到了Apple iPhone、各厂牌Android平台系列智能手机的陆续问世开启了缤纷的移动运算时代，多核处理器成为主流，多彩多姿的物联网(IoT)相关应用崛起……因应以上变化并继续实现于单一组件结合更多晶体管/功能的目标，半导体厂商除了通过微影技术的改善(193纳米浸润式微影)，以及采用多层光罩、多次曝光的多重图形(multi-patterning)技术，努力将工艺节点推进10纳米以下；此外以系统级封装(SiP)或2.5D、3D IC方法将同质/异质芯片整合堆栈的技术也逐渐成为更具成本效益的解决方案。

有鉴于应用的多元化与复杂程度的提高，微电子技术演进不再仅限于半导体CMOS工艺本身，产业生态系统也在持续扩大，ITRS在2014年正式宣布迈入2.0版，除了将系统整合、异质整合概念纳入，也将2005年首度提出的“More Moore”(即持续以工艺微缩延续摩尔定律生命)、”Moore than Moore”(CMOS工艺之外其他多样化组件如传感器、微机电系统、光电组件以及生物芯片的技术发展)列为讨论重点，还有对”Beyond CMOS”，也就是并非以MOS晶体管为基础的新组件技术探索，像是自旋电子与磁性组件。半导体制程从”More Moore”、”More than Moore”与”Beyond CMOS”三个方向寻找突破极限的出路。(图片来源：ITRS，2005)

ITRS 2.0版显示了一个主要趋势：随着以CMOS为核心的半导体制造逐渐接近其物理极限，技术研发必须要将其他跨学科领域的知识纳入，才有可能激发创新，找到突破半导体工艺极限(或者是绕过极限另辟蹊径)的方法。这意味着由来自五个地区的半导体产业领域成员主导订定的ITRS已经完成了阶段性的任务，接下来的技术进程需要一个横跨更多学科领域的世界级组织继续推动；因此在2016年，”国际组件暨系统技术蓝图”(International Roadmap for Devices and Systems，IRDS)在IEEE的赞助下启动，并于2017年推出首版IRDS白皮书。

做为ITRS的后继，IRDS同样以15年为一个时间跨度，定义通用组件与系统的需求、挑战、潜在解决方案以及创新机会，原则上是每两年更新一版(或依据实际情况也可能每年更新)。如同IEEE在IRDS官网所明示，技术蓝图从ITRS到IRDS的转变与演进，代表将技术发展焦点更集中于系统，并且关注跳脱传统组件、电路、逻辑闸、功能区块与系统典范的架构与应用。

2020年版IRDS

IRDS延续ITRS的传统设置关注不同技术领域的国际焦点小组(International Focus Teams，IFT)，每个IFT所负责的领域就构成了IRDS白皮书的完整章节。目前IRDS已经更新至2020年版，共有13个IFT，分别为：

应用基准(Application Benchmarking，AB)

关注数个对微电子技术发展方向(例如对CPU算力与内存带宽之要求)具影响力的应用程序类别。2020年版IRDS聚焦的应用软件包括大数据分析、人工智能(AI)、离散事件仿真(Discrete Event Simulation)、实体系统仿真(Physical System Simulation)、优化工具(Optimization)、绘图与虚拟/扩增实境(GPU/VR/AR)，以及密码编译码(Cryptographic codec)。

系统与架构(Systems and Architectures，SA)

SA小组根据AB焦点小组关注的应用程序，建立由上至下、由系统驱动的半导体技术蓝图框架。2020年版IRDS聚焦四种系统架构：边缘IoT装置、网络物理系统CPS (Cyber-physical systems ，如车辆与工控系统)、移动设备(以智能手机为代表)，以及云端系统。

系统外部链接(Outside Systems Connectivity，OSC)

OSC小组关注的是万物联网对相关技术的需求与差距，涵盖从个人连网装置、家庭连网装置，以及工业、车辆、航天设备连网应用之有线/无线技术，还有电信骨干网络与数据中心应用的光纤网络相关技术。

后摩尔定律技术(More Moore，MM)

MM小组关注的就是延续摩尔定律生命、具成本效益的半导体工艺微缩方法(包含逻辑组件与内存)，包括3D晶体管架构(FinFET，GAA)、极紫外光(EUV)微影技术，以及设计-技术协同优化(Design & Technology Co-Optimization，DTCO)等方法的运用。这我们在稍后的文章中再谈。

超越摩尔定律(More than Moore，MtM)

对许多诸如物联网、科穿戴设备等新兴应用来说，工艺进一步微缩或许并不是它们的需求重点，而是结合传感器、能量采集技术、柔性电子等等异质技术(以SiP或SoC形式整合)的解决方案，在实现功能的多元化同时，也讲究超低功耗、小型化与佩带舒适性等等要素。这就是MtM小组的关注重点。

微影技术(Lithography，L)

这个焦点小组关注的是图形化(patterning)技术在高性能逻辑组件与DRAM、闪存组件制造上的实现；EUV已经实现量产，不过基于良率与成本考虑，在7纳米与5纳米仍是与ArF浸润式微影相互搭配使用。未来EUV朝双重/多重图形发展，以及其分辨率的进一步提升、更具效率的光源等等技术挑战，也是L小组关注的重点。

封装整合(Packaging Integration，PI)

无论是整合同质芯片或异质芯片，还是2.5D或3D，所有先进封装技术都是PI小组关注的焦点；包括扇出式晶圆级封装(FO WLP)、以硅穿孔(TSV)技术实现的芯片堆栈，还有实现复杂SoC的当红Chiplet技术。

良率提升(Yield Enhancement，YE)

随着半导体工艺节点朝个位数纳米前进，组件对污染与缺陷的容忍程度也越低；YE小组的关注焦点在于半导体组件缺陷检测、晶圆厂生产线污染控制、材料纯化等等技术，还有先进封装组件与3D IC所需的良率管理方案。

度量(Metrology，M)

测量技术在半导体工艺的演进过程中扮演着关键性的角色，而当半导体组件迈向5纳米以下节点、3D晶体管结构、多重曝光……以及新兴传感器、新材料的崛起，各工艺步骤的测量方案也需要跟上脚步持续演进。

工厂整合(Factory Integration，FI)

FI小组关注的是半导体组件制造厂房生产线高效率、稳定、安全的日常运作，包括厂房基础设施、制造设备、材料输送系统、控制系统，以及智能制造方案、安全措施等等。

超越CMOS (Beyond CMOS，BC)

如前面提到过的，延续自ITRS 2.0的BC小组所关注的是非CMOS组件技术的发展(如新兴内存、自旋电子、磁性电子)，以及可替代硅的新材料(如碳纳米管、纳米线、纳米薄片、2D材料、超导体……)。其中大多数都是仍在初期阶段的前瞻性研究，却有可能成为未来主宰电子系统的技术；这我们也在稍后的文章中再详谈。

低温电子与量子信息处理(Cryogenic Electronics and Quantum Information Processing，CEQIP)

CEQIP是在2018年版的IRDS首度纳入的焦点小组，聚焦于采用(超导体/半导体)新材料、运作于−150 °C (123.15K)的低温电子组件，以及这类组件可实现的量子运算应用。

环境、安全、健康与永续性(Environment, Safety, Health, and Sustainability，ESH/S)

着重于关注半导体/微电子组件制造过程中的能源(包括水资源与电力)利用效益，以及厂房基础设施对所在地环境永续性、生产现场从业人员安全性的保障，还有产业生态系在相关议题上的合作。ESH/S小组会需要从其他小组了解工艺与材料的最新发展，以从全面性的角度考虑相关策略。IRDS对2020~2034年的CMOS半导体工艺技术发展时程预测。(图片来源：IRDS 2020，IEEE)

从IRDS可以看出，半导体技术的发展脉络与未来方向不仅会受到IoT、AI、5G等等新兴应用的系统架构影响，摩尔定律的延续不再只靠CMOS工艺微缩挑大梁，先进封装技术为芯片整合带来了全新的视野；而业界已经开始着眼于CMOS之外的技术发展方向，我们可以期待在将来出现打破现有规则与组件结构的颠覆性成果。

打破”典范”的革命性创新

而尽管有许多前瞻性的研发仍刚起步，在以上的”More Moore”与”Beyond CMOS”两个发展领域中，已经可以看到一些突破性的技术创新。

“由下而上”的工艺微缩方法

半导体组件持续挑战5纳米以下节点的微缩，除了EUV、多重图形等”由上往下”的微影技术运用，有鉴于相关方案的高成本与风险，业界也开始利用通过原子层沉积(atomic layer deposition，ALD)技术实现的区域选择性沉积(area-selective deposition，ASD)等所谓”由下而上”(bottom-up)的解决方案。

沉积工艺是半导体业界发展了数十年的成熟步骤，ALD能在晶圆表面形成仅单原子厚度的薄膜，而ASD的概念则是更进一步让沉积的材料”降落”在特定的晶圆表面区域，以形成电路图案；这类技术被视为在5纳米以下节点减少昂贵、高风险”由上而下”微影/蚀刻步骤的理想解决方案。在2020年，半导体设备大厂美商应用材料美商应用材料(Applied Materials)发表了选择性钨(Selective Tungsten)新工艺技术，就是号称有助于5纳米甚至3纳米以下工艺微缩的突破性ASD方案。

钨因其低电阻系数成为触点用金属的首选，然而传统上都是以多层方式进行晶体管触点制作──首先是利用化学沉积(CVD)步骤在触点孔洞中形成氮化钛(titanium nitride，TiN)线性/阻障层(liner/barrier)，以及钨成核层(nucleation layers)，再将钨填充于剩余的空间。氧化钛阻障层可确保无缺陷均匀生长，让钨导体充分填充；中间需要钨成核层的原因是钨无法直接在氧化钛上生长。然而这种方式不但步骤复杂，也可能导致钨填充的缺陷(出现分层或缝隙)。传统由块状钨与成核层、阻障(线性)层沉积而成的晶体管触点。(图片来源：Applied Materials)

另一个问题是，7纳米工艺技术的触点通孔直径只有20纳米，光是衬垫/阻障层与成核层形成的介电层就占据了75%的通孔体积，只剩下25%供钨使用，细薄的钨线会产生高接触电阻，严重影响芯片PPAC (功耗、性能、占位面积与成本)表现与工艺微缩效果。而应材新开发的系统能实现在晶体管的触点通孔内进行钨的选择性沉积，消除线性/阻障层及成核层，如此整个通孔会充满低电阻钨，也突破后续PPAC的瓶颈。

当半导体工艺前进至5纳米以下节点，EUV微影技术的高成本以及电路对缺陷的更高敏感度，使得ASD成为的理想”填洞”方案。而ASD是一种高度仰赖材料与化学专业的技术，要让像是钨等金属材料顺利并均匀地”降落”在晶圆表面特定区域，其基本原理是在那个”特定区域”采用能”吸附”或目标金属的化学前驱物(precursor)，要实现高可靠度、具成本效益的解决方案，除了设备厂商在技术上的不断精进，与材料业者的合作也不可或缺。

拥有350年历史的德国化学大厂默克(Merck)就在选择性沉积工艺所采用的创新材料上有独到的成就，除了ASD使用的前驱物材料，该公司利用块状共聚合物(block copolymers，BCP)提供的定向自组装(Directed Self-Assembly，DSA)解决方案，也被视为5纳米以下工艺突破微缩瓶颈的一大助力。Merck资深副总裁冉纾睿(Dr. Surésh Rajaraman)在2020年度SEMICON Taiwan展会的”策略材料高峰论坛”上介绍以烷硫醇(Alkanethiol)化合物为基础的自对准单分子层(Self-aligned Monolayer)材料，能选择性地在例如铜等金属表面上形成抗腐蚀层，在ASD步骤中发挥关键作用。

跳脱CMOS工艺另辟蹊径

然而无论是透过”由上而下”或”由下而上”的创新延续CMOS工艺的微缩，此类技术仍然会达到再难以打破的物理屏障，特别是到了1纳米以下节点，打破现有组件架构、工艺与材料”典范”(paradigm)势在必行。此外随着全新运算典范，以及大数据分析、IoT、AI、自驾车、超大规模运算等等应用，带来对电子组件的更高性能与效率需求。

在IRDS的”超越CMOS”(BC)焦点小组白皮书中，列出了五个关注项目：1. 新兴内存组件(emerging memory devices)； 2. 新兴逻辑与替代性信息处理组件(emerging logic and alternative information processing devices)；3.新兴组件-架构互动(emerging device-architecture interaction)；4. 支持后摩尔定律应用的超越CMOS组件(beyond-CMOS devices for More-than-Moore applications)；5. 新兴材料整合(emerging materials integration)。

这些项目包含了具备长期潜力与一定技术成熟度的新兴组件与运算架构，并为它们定义出进一步被产业采用所需克服的科学与技术挑战(可接受的风险)。其中有一部分可通过异质整合拓展现有CMOS平台功能性的新技术，另一部分则是新信息处理典范──例如模拟运算、量子运算、随机运算等等激发的全新组件技术。

尽管众多这类”超越CMOS”的研发都还未走出实验室，已有一些成果受到瞩目；例如新竹阳明交通大学电子物理系教授张文豪以及台积电(TSMC)研发人员，在2020年曾共同发表在单原子厚度二维材料(2D material)的研发成果，实现以大面积晶圆尺寸生长单晶氮化硼(h-BN)的技术，会是未来CMOS工艺走向终结之后，搭配石墨烯、二硫化钼(MoS₂)等硅替代材料作为绝缘层的理想选择。这类产学合作的研发成果，或许会成为加速让这些新兴技术迈入商业化阶段的关键。

还有台湾大学化学系教授陈俊显与台东大学应用科学系教授陈以文，近日也发表了在单分子电子学(Single-molecule Electronics)领域的最新研发成果，提出采用双金属电极(bimetallic electrodes)的架构，相较于采用单一金属元素的电极，电极表面与分子之间的能阶匹配效果提升了30%~80%；这为未来实现单分子电子组件的理想迈进了一步。

台湾大学化学系教授陈俊显与台东大学应用科学系教授陈以文的”双金属电极架构单分子接点”，为单分子电子组件的实现推进了一步。(图片来源：https://www.nature.com/articles/s41563-021-00928-1)

陈俊显表示，单分子电子学的发展其实已有数十年历史，其商业化的进程却相对较为缓慢；主要的困难点在于材料还无法实现大量生产，以及单分子的纳米尺度带来在测量上的挑战，例如在以上的实验中，电极与分子的相对尺寸被形容为”以101大楼当做叉子，叉起一颗乒乓球般大小的分子”，实时测量电性是极高难度的挑战。而他认为，单分子电子组件距离商业化将会是很长的一段路，还需要来自跨领域不同专业学者专家与业界的共同合作。

结语

半导体技术发展数十年至今，如同台积电董事长刘德音在2021年国际固态电路会议(ISSCC)的开场演说中所言，它们”一开始掌握在少数人的手中，但最后仍是由众人所享受”。在一场全球性疫情让世界各地人们对电子技术依赖更深的此刻，其重要性更是不言可喻。

从ITRS、ITRS 2.0到最新的IRDS，我们已经看到一连串的创新突破工艺瓶颈；这些技术都是背后无数来自学界、业界精英付出庞大努力的智慧结晶与合作成果。而随着半导体工艺依循摩尔定律的微缩挑战越来越艰巨，各种新兴应用对电子技术带来五花八门的需求，产业界各部门以及跨学科领域的更紧密合作，会是持续实现科技创新、造福全体人类的唯一途径，而身在其中的我们将会亲自参与、见证那些突破极限的时刻！

责编：Amy Guan

本文为《电子工程专辑》2021年3月刊 杂志文章，版权所有，禁止转载。点击申请免费杂志订阅