用对工具，为Chiplet与先进封装技术发展按下加速键

在人工智能技术持续迭代与算力需求指数级增长的背景下，传统工艺提升已经逼近物理极限，Chiplet（芯粒）技术作为后摩尔时代突破性能瓶颈的关键路径，正加速从概念走向规模化应用。随着HBM3E、UCIe等高速接口的商用落地，Chiplet技术将在AI芯片、HPC、汽车电子等领域重塑半导体产业格局。

在这个过程中，各类设计验证工具也针对AI芯片特性迎来的全面升级。但要实现动Chiplet向“即插即用”生态演进，需突破传统EDA工具的碎片化局限，通过跨厂商、跨工艺节点的协同设计。如何利用好AI技术，推动EDA从“工具辅助”向“智能决策”范式转变，提升仿真效率？多物理场融合与超大规模集成，如何攻克毫米级封装中的热-电-力耦合难题？2.5D/3D异构集成，是否有全链条解决方案？

2025年3月27日，在AspenCore在上海举办的2025年国际集成电路展览会暨研讨会（IIC Shanghai 2025）同期论坛——Chiplet与先进封装技术研讨会上，来自多家企业的专家代表围绕 Chiplet 设计挑战、仿真优化及产业趋势展开深度分享，此次会议不仅聚焦于技术突破，更结合研报分析，揭示了 Chiplet 在 AI 算力芯片、存储与通信领域的战略价值，以及国产供应链在技术高端化与产能扩张中的机遇。

Chiplet与先进封装技术研讨会现场，3月27日，上海

AI在系统设计及仿真中的应用

Cadence资深技术支持总监王辉深入探讨了AI在系统设计和仿真中的应用。他指出，随着AI技术的深度融合，系统设计正从“经验驱动”转向“数据驱动”，Cadence支持从硅片到系统的设计与优化，涵盖多个行业。“AI在系统设计中发挥着重要作用，如通过AI驱动的优化、仿真与分析等技术，实现更高效的设计流程。”

Cadence资深技术支持总监王辉

PCB 设计过程中的关键挑战是其串行特性，在某些情况下，布局和布线需要几天、几周甚至几个月的时间，这使得任何有意义的设计探索都难以实现。因为工程师几乎没有时间探索一种可能的解决方案，而等到完全布局好的电路板准备好时，已经来不及根据布局对任何原理图或机械设计进行修改。这迫使结构工程师在与电气工程师分享外壳和电路板轮廓之前，就要完成他们的工作，完全没有任何共同设计或协同设计可言。

王辉表示，Allegro X AI利用生成式AI技术，可显著提升PCB设计的效率和质量，实现从传统串行流程到并行设计、多域协作的转变。“其底层技术融合了神经网络布局算法、遗传优化和云并行计算，支持复杂约束下的全局最优解探索。”

据介绍，Cadence的生成式AI解决方案能够自动执行布局布线，针对IC封装中的高密度互连挑战（如Die-to-Die路由、电源/地通孔布局）提供自动化解决方案，优化PPA（性能、功耗、面积），确保符合设计规则，同时将传统数天、数周的布局时间缩短至小时级，同时实现线长优化 12% 及制造合规率 100%。它可以探索设计空间，找到传统方法可能忽视的最佳解决方案。

针对系统级验证， Optimality 智能系统探索器覆盖电磁（EM）、信号完整性（SI）、热管理等多维度分析，通过神经网络预测可布线性，指导布局优化，实现制造合规性100%达标。

王辉展示了这款工具如何通过 AI 加速多物理场协同优化。例如在 112G SerDes 设计的传输线回波损耗优化场景中，该工具通过 86 次迭代即实现回损 - 35dB 目标，较传统暴力扫描（288 万次）效率提升超 3 万倍。案例数据显示，AI 优化可使 HBM3 眼图开放度提升 53.8%，100G ATE PCB 阻抗一致性改善 12.2-23.4Ω，显著增强了高速设计的可靠性。

此外在云平台与安全保障方面，Allegro XAI™基于Cadence AWS Cloud部署，提供千级计算资源弹性扩展，确保数据隐私合规（ISO 27001认证），设计数据会话结束后自动删除，消除客户顾虑。

王辉强调，AI不仅是“加速按钮”，更是设计思维的革新引擎。通过将AI融入EDA工具链，Cadence正帮助企业在先进封装（如Chiplet）、高算力芯片等领域抢占先机，推动电子系统设计的智能化转型。

基于Chiplet的高性能系统级芯片解决方案和先进封装技术

芯原作为中国半导体 IP 龙头企业（全球 IP 收入排名第八），已形成覆盖 NPU、GPU、ISP 等六大类 IP 的完整布局。其自主研发的 NPU 累计出货超 1 亿颗，支持 10 + 应用领域；GPU 出货近 20 亿颗，广泛应用于汽车电子、智能终端等场景。

“凭借全球化布局与本土化研发​（35%营收来自境外，97%研发团队在国内）和全链条IP储备​，正推动Chiplet技术成为国产芯片突破制程限制的核心路径。”芯原股份芯片系统设计平台副总裁周志刚表示，针对 Chiplet 技术，芯原推出 UCIe/BoW 兼容 PHY 及控制器，支持 16Gbps / 引脚的数据传输速率与低至 4ns 的延迟，满足高性能计算与自动驾驶等场景的算力扩展需求。

芯原股份芯片系统设计平台副总裁周志刚

基于Chiplet技术，芯原构建了高性能系统级芯片解决方案，满足自动驾驶、高性能计算等领域的算力需求。周志刚重点展示了芯原基于 Chiplet 的三大解决方案：云端 AIGC 芯片集成 GPGPU-AI 与 HBM3，实现 24GB 显存与 5000Mbps 带宽；自动驾驶芯片采用 5nm 工艺，集成 24 核 A78AE 与 500+TOPS 算力 NPU，满足 ASIL-D 功能安全标准；智能终端芯片通过多 Chiplet 协同，支持多路摄像头与高性能转码处理。

“这些方案均通过 IC-PKG-PCB 协同设计实现性能优化与风险控制。” 周志刚表示，在Chiplet与先进封装方面，芯原推出的SiPaaS系统级芯片设计平台支持多核CPU、GPU、NPU异构集成，结合MCM封装技术实现高密度互连，已在自动驾驶、数据中心等领域落地。此外公司还与微软合作开发基于Arm架构的Windows 10 IoT系统，加速边缘设备智能化。

“芯原通过IP复用+Chiplet集成降低先进制程门槛，助力中小厂商突破算力瓶颈。”周志刚强调，依托覆盖 22nm FD-SOI 至 5nm FinFET 的全工艺支持能力，结合功能安全 IP 组合与完整软件栈，芯原为客户提供从芯片设计到量产的一站式服务，推动 Chiplet 技术在边缘计算与云端的规模化应用。

此外值得注意的是，芯原股份近日宣布，其已开发出面向AR/VR领域的极低功耗高性能芯片设计平台，这一突破性进展引发了广泛关注。这一技术不仅为AR/VR设备的轻量化和实时在线应用提供了强有力的支持，也为AI技术在消费电子领域的广泛应用铺平了道路。“通过极低功耗的芯片设计，芯原股份成功解决了AR/VR设备在续航和性能之间的平衡问题，为用户体验带来了质的飞跃。” 周志刚说道。

大规模S参数高速接口的下一代信号完整性解决方案

随着HBM3、PCIe Gen6、AI芯片等高速接口的普及，传统电路仿真工具在处理超大规模S参数（1000+端口）​和超高带宽（100GB/s+）​时面临效率低下、精度不足的挑战。

Huwin CEO Charlie Jeung博士分享了公司在信号完整性（SI）领域的创新成果。他指出，Huwin 的 ACVS （Advanced Channel Verification System）平台通过三大核心技术应对这些挑战：一是基于 SimNX 求解器的高效通道仿真，可处理 1000 + 端口的 S 参数文件并实现 10 倍于传统工具的分析速度；二是支持全通道串扰分析，覆盖 PCIe Gen5、HBM3 等高速接口的眼图 / BER 验证；三是集成自动化报告生成功能，实现从仿真到签核的全流程自动化。

Huwin CEO Charlie Jeung博士

据介绍，ACVS的SimNX求解器能够高效处理大规模S参数矩阵，支持全瞬态、通道仿真与AMI模型（单端、差分），TDR、TDT等。其先进的外推技术确保了低频精度和因果性，提高了仿真效率。

演讲中，Jeung 博士以韩国 S1/S2 内存厂商的HBM3通道验证实际应用为例，展示 ACVS 将迭代次数从3-4次减少至单次通过，将传统 8 周的TAT（周转时间）缩短至 5 周，并通过因果响应提取（Causal Impulse Response）和频域到时域转换技术，使 1160 端口的 LPDDR5x 分析时间从不可行缩短至 2 小时 2 分钟，还解决了高频信号失真问题。实测数据显示，其TDR（时域反射）结果与金标准仪器误差小于1%，远超同类工具。

在应用场景上，ACVS解决HBM3验证电容负载条件下的收敛难题，支持6.4Gbps高速信号的眼图/误码率（BER）分析；自动化完成PCIe Gen5/6 32Gbps/64Gbps链路验证，确保-40dB/-60dB低损耗要求；针对 AI 芯片验证，ACVS 支持同步验证PCIe、GDDR6、HBM3等多协议接口，缩短AI芯片设计周期。

目前，ACVS 平台已支持 DDR5、GDDR6、UCIe 等主流标准，并通过 S-Correction 和 PerfectCal Pro 工具实现 S 参数的因果性修正与夹具去嵌，在 50GHz 高频场景下保持高精度。Huwin 的云端工具SnpView则为工程师提供免费在线分析服务，日均访问量达 500-1000 次，助力行业技术普及。

“韩国三星、SK海力士等内存巨头已采用ACVS流程，将DDR5/LPDDR5x设计效率提升3倍以上。” Jeung 博士说道，“我们的工具还支持与ANSYS SIwave、Cadence Clarity等主流EM工具协同，提供从模型提取到签核的全链条解决方案。并且通过自动化报告生成和云端部署（SnpView在线平台），降低人力投入，加速产品上市。”

Jeung博士强调，ACVS专为应对AI时代高速接口的复杂性而生，其“精度-速度-自动化”三位一体的特性，将成为Chiplet封装、HPC芯片设计的核心竞争力。未来，Huwin将进一步扩展ACVS在汽车电子、数据中心等场景的应用，推动信号完整性验证进入智能化时代。

Chiplet封装设计中SI挑战及应对

Chiplet 封装因大尺寸、多材料集成及高频高速接口的特性，在机械应力控制、热管理及信号 / 电源完整性设计上面临多重挑战。例如，2.5D/3D 封装结构中，Interposer 与基板的热膨胀系数差异易引发翘曲失效；HBM3E（9.2Gbps）、UCIE（32Gbps）等高速接口对 EM 建模精度提出亚微米级要求，传统工具难以满足。

巨霖科技研发部部长兼技术支持部部长钱蓓杰

巨霖科技研发部部长兼技术支持部部长钱蓓杰焦 Chiplet 封装在信号完整性（SI）领域的核心挑战，系统阐述了机械翘曲、功耗散热、信号完整性及电源完整性四大关键问题的仿真难点与创新解决方案。

他指出，Chiplet封装的高集成度和复杂性带来了信号布线密度大、串扰严重等问题。针对这些挑战，巨霖科技推出了基于高精度电磁场求解与 SPICE 级电路仿真的协同设计平台，通过多物理场耦合分析、自适应网格剖分及统计眼图算法，实现从芯片 - 封装 - PCB 的全链路仿真验证。

通过 GPU DDR4、PCIe 5.0 及 SerDes（4Gbps）等典型案例，钱蓓杰展示了巨霖解决方案的工程实践效果。在高精度建模上，SIDesigner平台采用自主专利的msh算法与矩阵求解器，S参数误差控制在0.2%以内，经多家头部存储、算力客户验证，DDR5/LPDDR5x设计效率提升3倍。

实测数据显示，其 SIDesigner 平台在 DDR4 眼图高度 / 宽度指标上与标杆工具误差仅 0.2%，在 PCIe 通道仿真中眼高偏差控制在 1.07% 以内，验证了其在超高速信号完整性分析中的高精度优势。此外，该方案通过集成 EMArtist 电磁场求解器与 TJSPICE 电路引擎，可实现 SI/PI 协同优化，有效应对 AI/HPC 芯片中电源噪声与信号串扰的复杂耦合问题。

钱蓓杰强调，“Chiplet封装的SI仿真已进入‘精度-效率-协同’并重的3.0时代。”巨霖科技正通过持续技术创新，推动 Chiplet 封装设计从传统经验驱动向精准仿真驱动转型，为下一代高性能计算与通信系统提供可靠的封装设计保障。

设计与验证EDA全流程：规划、设计与验证

作为国内领先的 AI/LLM 驱动芯粒集成 EDA 解决方案提供商，比昂芯依托 20 + 海归博士团队及产学研合作积累，推出了覆盖芯片 - 封装 - 系统的全链路 EDA 工具链，重点展示了其在 Chiplet 设计与验证领域的创新成果。

比昂芯研发总监林廷容分享了比昂芯在EDA全流程方面的创新。她指出，传统的EDA工具在面对复杂设计时存在效率和精度的瓶颈。比昂芯的EDA解决方案涵盖了从规划、设计到验证的全流程，通过AI和多物理场仿真技术，实现了更高效、更精准的设计与验证。

比昂芯研发总监林廷容

具体来说，比昂芯在 AI 芯片 EDA 领域有三大核心技术突破：一是基于 OPU 架构的 CNN 加速方案，通过动态数据流优化实现模型部署成本降低 90%；二是 ChatOPU 对 LLM 推理的硬件加速，采用非结构化稀疏处理技术，在 A100 平台实现 5 倍成本优化；三是针对 Mamba 模型的 MambaOPU 架构，通过可重构 systolic array 支持多模态计算，能效比提升 8 倍。这些成果均通过 DAC、ICCAD 等顶级会议验证，并已应用于 AWS 及国内头部企业的智能硬件产品。

在 Chiplet 设计工具方面，比昂芯展示了其 CAE 驱动的规划与物理设计平台，通过统一数据库实现多物理场协同优化。在CAE-driven Planning上，通过集成SI/PI、散热、可制造性（DFM）等多物理场分析，自动生成Bump、TSV分配方案及全局布线规划，布通率提升30%以上。同时支持半自动插件化设计，兼容主流EDA工具（如Allegro），降低芯粒堆叠的工艺复杂度。在​CAE-driven Physical Designing上，结合物理设计与验证，通过SI驱动的缝合通孔添加、DFM驱动的去胶孔优化、PI/TI驱动的电源地平面生成等技术，实现设计迭代效率提升5倍。

统一数据库与跨层级协同方面，​Unified Database（BTD-DB）支持系统级（System）、RTL级、门级、器件级等多层级数据整合，兼容PCB、封装、芯片的混合仿真，打破传统工具的数据孤岛。并且提供统一API接口，可接入Cadence、Synopsys等第三方工具，实现跨平台协同。

数据驱动的SI/PI与热仿真方面，该工具基于机器学习的快速SI/PI DC分析，40GHz内仿真精度与HFSS 3D布局误差小于1%，速度提升100倍以上。支持弯折线、过孔等复杂结构的快速建模，满足芯粒间高密度互连需求。同时针对2.5D/3D封装的TSV阵列（如100×100规模），仿真速度较COMSOL提升5倍，精度误差控制在2K以内，支持COMSOL无法处理的复杂热场景。

“通过强化学习优化信号路径，设计时间从传统方法的2个月缩短至2小时，适用于HBM、AI芯片等高复杂度设计。” 林廷容同时表示，该工具平台支持多物理场约束（SI/PI/散热）的自动避让与修复。

实测数据显示，该平台可将 64 芯粒 AI 芯片的布局布线时间从 2 个月缩短至 2 小时，支持 4 层 RDL、51 万微凸点的复杂结构设计。其自研的 BTD-2.5D 提取工具在 40GHz 内与 HFSS 误差 < 1%，速度提升 100 倍，成功应对 Chiplet 高密度互联的 SI/PI 挑战。此外，热仿真模块在 100x100 TSV 阵列场景中实现 5 倍提速，精度对标 COMSOL。

“Chiplet设计的复杂性已突破传统EDA工具的极限，”林廷容强调，比昂芯通过AI+数据驱动算法创新与工程实践，已构建起从芯片架构设计到封装验证的完整技术闭环，相关工具链已服务于智能安检、智慧停车等多个国家级项目，为国产 Chiplet 技术发展提供关键支撑。

Chiplet集成系统的设计仿真

当前，AI模型参数量呈指数级增长（2020年GPT-3达1750亿参数，2024年Blackwell GPU算力达20000 TFLOPS），推动数据中心算力需求激增。2030年全球数据中心耗电量预计接近日本全年用电量，传统SoC面临“存储墙”“功耗墙”等瓶颈。

Chiplet技术通过2.5D/3D异构集成突破芯片面积限制，支持存内计算与近存计算架构，降低数据传输能耗，能够提升性能提升能效比。芯和半导体技术市场总监黄晓波介绍了芯和半导体在Chiplet集成系统设计仿真方面的成果。

芯和半导体技术市场总监黄晓波

目前，Chiplet先进封装设计面临设计复杂度剧增、多物理场协同需求和系统级验证瓶颈三大挑战。以AMD MI300系列为例，单芯片集成10+芯粒、10000+走线互连，需协同多维度仿真（信号完整性、电源完整性、热应力等），传统EDA工具无法支持大规模信号走线抽取仿真，设计迭代效率低；而高功耗散热（如Blackwell GPU功耗达120kW）、高密度布线、异质材料集成（玻璃基板、TSV）等挑战需电热应力多物理场联合优化。

传统芯片设计流程依赖“设计-验证-迭代”模式，芯和半导体基于STCO（System Technology Co-optimization）提出“仿真驱动设计”理念，构建了一站式设计仿真EDA平台，覆盖Chiplet-Interposer-封装的全流程，解决了信号完整性、电源完整性、电磁、电热、应力及流体热等问题，加速AI硬件产品的设计和迭代。

据介绍，芯和半导体的解决方案支持HBM3E、CoWoS-S等主流先进封装架构的参数化建模，布线效率提升10倍，同时内嵌电热协同分析流程，通过VC均温板结构将芯片温度从98.8℃降至65.6℃。在SI和PI方面，支持112G SerDes链路仿真，精度对标HFSS 3D布局（40GHz内误差<1%），通过电磁-热-应力耦合分析，优化芯粒堆叠中的TSV布局；在流体热仿真上，内嵌CFD仿真引擎，支持层流/湍流、非共形网格划分，加速散热方案验证。

“芯和的工具兼容主流工艺和PDK，支持TSMC CoWoS-S/R/L、Intel EMIB、Samsung I/Cube等先进封装技术。支持TSMC CoWoS-S/R/L、Intel EMIB、Samsung I/Cube等先进封装技术。” 黄晓波说道。

据黄晓波介绍，芯和半导体的2.5D/3D Interposer RDL与封装基板版图设计平台，基于SI、PI、热和应力分析收敛的布局、布线，叠层及元件约束，实现了从“月”到“周”的效率提升。

结语

此次研讨会的嘉宾分享与行业分析共同勾勒出 Chiplet 技术发展的清晰脉络：在 AI 驱动下，Chiplet 通过异质集成突破传统 SoC 的性能墙、功耗墙与成本墙，成为下一代高性能计算芯片的核心架构。

展望未来，Chiplet 技术将在三大方向持续突破：其一，技术层面需攻克 2.5D/3D 封装中的电磁干扰、热管理及可靠性难题，推动 HBM3E、UCIe 等高速接口的标准化；其二，产业层面需深化设计 - 制造 - 封装协同，加速国产设备与材料的技术验证；其三，生态层面需构建开放架构，通过标准化接口促进产业链分工与创新。

专家们一致认为，唯有通过EDA工具智能化、设计流程标准化、产业链生态化的三重驱动，才能真正释放Chiplet技术的全部潜力，开启后摩尔时代的创新纪元。

正如中金研报指出，2024 年 Chiplet 技术在 AI 算力需求与周期复苏的双重驱动下进入高速发展期，国产封测企业在先进封装领域的技术突破与产能扩张值得重点关注。随着技术迭代与生态完善，Chiplet 有望成为全球半导体产业竞争的新焦点，为中国在半导体领域实现 “弯道超车” 提供重要机遇。