随着先进芯片设计格局的迅速演变，新的验证和确认方法变得至关重要。众多前沿设计由系统公司在先进的工艺节点下完成，具有大量的逻辑门，并依赖于复杂的片上网络、SRAM池以及精密的电源、时钟和测试架构。
随着先进芯片设计格局的迅速演变，新的验证和确认方法变得至关重要。众多前沿设计由系统公司在先进的工艺节点下完成，具有大量的逻辑门，并依赖于复杂的片上网络、SRAM池以及精密的电源、时钟和测试架构。特别值得注意的是，这些设计的应用场景——如AI加速、高性能计算及网络与通信技术——正推动着这一领域的革新。这些芯片通常为系统公司专用，在特定的硬件环境中运行，并且经常与特定的软件工作负载结合使用。
针对特定系统的芯片设计要求严格的验证流程，旨在确保系统的整体性能。工程师通过传统的RTL验证结合全面的系统确认，来验证软件堆栈和应用程序代码的正确性。此外，验证过程还包括检查芯片与电路板间的交互，有时还需评估整个设计中的机械子系统。
设计这种规模的项目需要硬件、软件和系统级的协同设计、协同验证和共同优化。紧密耦合的RTL仿真和企业原型设计必不可少，但已不再足够，因为它们无法提供芯片RTL、工作负载和更广泛系统之间三方交互的高速可见性。
要了解这些交互，需要在芯片RTL模型的相关部分上高速执行实际生产工作负载，同时观察RTL模型的状态和外部系统的行为。它就要求能够快速触发一系列事件。此外，它还要求能够跟踪错误条件，追溯其根本原因，即使该原因深藏在RTL模型或软件堆栈中。
FPGA原型开发系统历来能满足这些要求。当片上系统规模较小时，可以重新组织芯片RTL模型，以便在一两个FPGA中实现。添加虚拟逻辑分析器功能、在第三方工具上编译模型以及将FPGA板连接到目标系统板，这些工作都非常耗时，而且结果难以预测。
对于大规模设计而言，验证工程师必须在仿真环境和FPGA原型设计环境间频繁切换，但这两者通常拥有不同的用户界面和数据库，这种差异可能导致FPGA模型与原始的芯片RTL模型出现偏差。
这种杂乱无章的方法对于当今的项目来说是不可接受的，因为这些项目涉及的设计要大得多，芯片与系统之间以及RTL验证与高速原型设计工作之间的交互也要多得多。
例如，一个AI加速器芯片可能有数百个计算引擎和大型RAM实例组成的阵列，并由多个大型CPU内核支持的片上网络提供支持。一个关键的交互可能涉及一个CPU、一组计算引擎和RAM、远程直接内存访问控制器、高带宽内存通道控制器、外部高带宽内存(HBM)堆栈和一个外部网络处理单元。
这种交互需要在原型中使用数十个FPGA实现大量的RTL。FPGA和外部板之间所需的高带宽接口数量非常具有挑战性。验证工程师需要在仿真和高速原型环境之间灵活移动，同时还要修改原型，这就加大了两个领域之间的不连续性。
解决方案可能是将FPGA高速原型平台与硬件辅助验证系统、仿真和企业原型集成在一起，以实现速度、容量和可扩展性。这种将仿真、企业原型验证和基于FPGA的原型验证紧密结合的系统使用相同的RTL模型、相同的用户界面外观和感觉，以及许多相同的调试命令。
执行速度得益于使用先进FPGA的使用，它提供了快速逻辑单元和RAM实例以及可编程互连，使FPGA内部实现高时钟速率成为可能。对于跨多个FPGA的原型来说，裸片之间的互连也很重要。这样的平台使几乎所有FPGA I/O引脚都可用于传输原型信号。
互连是可重新配置和组织的，可将带宽放在最需要的地方，以支持整个模型的高速执行。在多个FPGA上划分RTL模型更容易，也简化了布局。模型的执行速度对分区选择不那么敏感。因为任何两个FPGA之间都有足够的信号传输带宽，所以模块可以以较高的时钟速率运行，而无需停滞等待来自另一个FPGA的信号。因此，无需FPGA编程专家的手动干预，就能更轻松地在原型上实现更高的执行速度。此外，FPGA的平面规划、布局和布线迭代的风险也较低。
互连架构的另一个方面是其对大型模型的扩展能力。在系统设计期间，原型平台可支持一系列模型。最初，它可能包括一个与外部通信接口交互的小型协议控制器，并可轻松集成到一个FPGA中。在设计后期，工程师可能需要在实际工作负载下研究计算元件集群和外部HBM之间的流量模式。
基于FPGA的原型设计正在兴起，可为这一系列的模型尺寸提供可扩展性。使用相同的模型编译器和运行时接口，该平台可以从单FPGA扩展到多FPGA桌面、基于FGPA的刀片机架或多机架安装，粒度为单FPGA。整个系列使用单一互连架构，允许模型准备工具在芯片、电路板和机架之间分配模型。
基于FPGA的原型设计平台与硬件仿真器和企业级原型设计的紧密结合，显著提升了设计质量、生产效率以及模型的一致性。验证流程始于相同的RTL模型，该模型被用于仿真器和企业级原型设计。测试团队从中提取必要的模块，构建测试环境以模拟实际应用，并利用原型设计软件直接编译RTL，无需额外的文件转换或第三方工具支持。运行时的用户体验尽可能接近于仿真和企业级原型设计的体验——许多命令相同，信号名称一致，数据文件兼容。
图：基于FPGA的原型设计平台与硬件仿真器及企业级原型设计的紧密结合，提升了设计质量、生产效率及模型兼容性。图中展示了一个自上而下的硬件辅助验证系统，集成了硬件仿真、企业级原型设计和基于FPGA的高速原型设计。(来源：西门子)
具有AI加速、高性能计算以及网络和通信应用的系统专用芯片设计正在测试整个系统的RTL验证和确认的界限，需要硬件、软件和系统级协同设计。将RTL仿真和企业原型设计与基于FPGA的原型设计紧密结合在一起的集成硬件辅助验证系统，已成为验证和确认流程中不可或缺的一部分。
（原文刊登于EE Times欧洲版，参考链接：New Realities Demand a New Approach to System Verification and Validation，由Franklin Zhao编译。）
本文为《电子工程专辑》2025年3月刊杂志文章，版权所有，禁止转载。免费杂志订阅申请点击这里。
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