2025尖端半导体技术现状汇总：2nm,CFET,2D材料......

生成式AI这两年的热度真是堪称节节高升，包括DeepSeek在内的大模型诞生在不同时点都能刮起一阵技术革新的旋风。不过无论如何，驱动AI向前发展的底座始终还是芯片、半导体。

通常行业都认为，半导体技术的发展速度可能赶不上AI算力的需求爆发。斯坦福大学的Tom Lee教授此前给出过150年内的能源需求——如果按照人们现在的技术来看能源供给，则2050年我们就可能需要从太阳到地球的每一个光子才能支撑届时的AI计算。而再过100年，人类可能需要捕获太阳发出的每一个光子才有能力满足算力需求。

所以很显然的，半导体行业需要寻求技术突破，才有机会让AI技术的发展变得可持续的——即便是在DeepSeek大幅提升了算法和模型效率的基础上。而每年的IEDM（国际电子元件会议）峰会基本可以看作是半导体行业可预见的未来技术的窗口，也有机会更进一步了解芯片还有没有持续支持AI技术发展的可能性。

基于2024、2023这两年的IEDM，本文尝试谈一谈半导体技术的近未来——即便商业企业在IEDM之上发表的paper或技术展示最后未必会转化为产品，但IEDM本身也更贴近产业，而非完全停留在学术层面的遥望。本文期望提供思路扩展和技术导读，毕竟这些技术本身的复杂性也不是一篇文章能说完的。

2nm现状，及有新进展的CFET

摩尔定律的内核，本质上就是半导体制造前道工艺中的器件微缩：逻辑电路中的晶体管越小，单位面积内可容纳的器件数量就越多，体现到上层的性能和功能都会随之提升。

很多同学普遍倾向于认为，过去几十年CPU的快速迭代基本就依托于这一内核——这没错。但实际上加速器或者专用处理器受惠于摩尔定律的程度更甚。这一点我们在过去两年的处理器体验文章里都多有提及。

所以很自然的，AI处理器或加速器的未来发展自然首先还是要看器件微缩的技术发展情况。下面这张图来自台积电，横轴表示时间，纵轴表示PPA三要素优化水平。台积电划定的横轴分成了两个阶段：传统的器件结构优化，及在硅（Si）之外的未来走向（包括2D材料、碳纳米管等）。

关注半导体制造工艺的同学对这张图上表达的技术点应该不会陌生。对于器件结构而言，现在正从FinFET走向GAAFET——也就是图中的Nanosheet。台积电和Intel的2nm（或20A）工艺已经准备要用这种形态的器件结构，三星则已经在3nm上率先开始应用GAAFET，虽然三星离GAAFET的真正量产也有一定距离。

在谈后续的CFET之前，有必要聊聊目前2nm工艺的进展——虽然这是个已经在眼下的技术了。在三星Foundry和Intel Foundry尖端制造工艺进展可能都不尽理想的情况下，台积电N2堪称“全村的希望”。从外媒的报道来看，台积电在2024年IEDM上再度提到N2实现了速度15%的提升或功耗30%下降，以及器件密度1.15x提升。

N2目前已知有6种Vt选择（用于“开启”晶体管的阈值电压，如逻辑核心倾向于用更低Vt的晶体管实现性能最佳化，而外围IO之类的部分则可能采用更高Vt以节能）——原本不同Vt调节对GAAFET而言是较有难度的技术点。

介电材料的沉积必须做厚度上的精细控制，才能应用不同的阈值电压。对GAA而言一大挑战是无法直观看到栅极沟道（gate channel）的底面，所以GAA工艺上更多用到了ALD（atomic layer deposition，原子层沉积）。

器件再上层的互联方面，栅极触点（gate contacts）开始用所谓barrier-less的钨：SemiAnalysis在报道中说肯定采用AMAT（应用材料）的Endura，经过预清洁、PVD W liner（基于物理气相沉积做W钨的薄层沉积，形成liner层）、CVD W fill（基于化学气相沉积进行钨填充），再进行CMP（化学机械平坦化）。

AMAT在2023年的IEDM上提到这么做实现了40%的电阻降低，2024年台积电给出的结果是55% RC阻容降低，最终能够在环形振荡器测试载体（ring oscillator test vehicle）中带来6%的性能收益。

另外台积电也提到了互联金属层达成的RC减少，在ArFi层曝光成型上，金属和via的RC对应分别降低了19%和25%。而且据说优化过后的金属M1层曝光方案减少了所需的EUV光罩数量，且M1层寄生电容降低了多达50%。原话是说优化的M1和1P1E EUV曝光达成了标准单元大约10%的电容降低，减少了多个EUV光罩。

虽然工艺微观层面的这些值最终要转到更高层级抽象的系统层面，能够带来的性能和功耗收益仍是未知数，但显然台积电在2nm工艺上的进展或许就是最为可喜的。未来我们也会在台积电放出更多信息以后，对2nm工艺做更深入的解析。

IEDM 2020上Intel公布的CFET剖面

说完N2，再谈谈更未来向、在GAAFET之后要到来的CFET。因为对半导体制造技术来说，人类现在基本处在了器件微缩的横向扩展发展末端——每次技术迭代带来的收益越来越少。这也是很多人唱衰摩尔定律的依据。

于是CFET几乎已经是公认的器件（或单元）结构未来方向——此前电子工程专辑也多番谈过CFET，CFET是IEDM这两年的热门议题。简单来说，在CFET结构之下，nMOS和pMOS会叠起来，做成3D堆叠结构——而不再像现在这样放在同一个平面内（如上图）。理想情况下，这会带来芯片面积50%的缩减（实际不会有这么大的红利）。

也就是说FEOL前道制造过程中的堆栈高度提升1倍，或者说一颗晶体管需要叠在另一颗上面——而且要确保下面这颗不会有问题，同时要考虑供电和信号传输问题——则工程难度就可以想象了。

来源：台积电

从直觉来看，首先可以将1个nMOS和1个pMOS叠起来，连接构成inverter或非门。2023年台积电就在IEDM上公布了这一概念展示，还加上了TEM影像。实际上在2023年之前，绝大部分有关CFET的成果公开都还来自高校实验室；而2023年就已经有foundry厂公布先期成果了——三大foundry厂，再加Imec都公布了其内部R&D进度，也表明了CFET走向商用的潜力。

而且这几家的CFET思路目前来看也正走向收敛——Intel最早将CFET和BSPDN（backside power delivery network，背面供电）放在一起去谈。前年有关Intel这方面的技术研究成果，我们已经做过比较详细的解析，毕竟对于CFET而言供电的确也是个比较复杂的问题。

来源：Imec

Imec去年在IEDM上展示了概念性质的4T CFET单元，也基于BSPDN共享电源轨连接上下两层晶体管。这份paper阐释的内容着眼在降低源极和漏极触点（contacts）相关工艺的复杂性上。因为在该位置实现相对更低的电阻是达成更高性能的关键——对于CFET而言，同时连接上层和下层的器件需要高厚径比（aspect ratio），就加重了该目标实现的难度。

Imec的解决方案是采用一种共享的“中间路由墙（middle routing wall, MRW）”，每个nMOS+pMOS堆栈的一侧都有，按照需要连接到源极和漏极。这种MRW方案相较于via更容易构建，也就有机会实现更高的质量和性能。当然了Imec的这一方案目前还停留在制造流程的模拟阶段，还未进展到实际制造阶段。

来源：IBM, 三星

另外，三星和IBM在IEDM上展示了一种在下层nFET上用2条宽沟道，以及在上层pFET上用3条窄沟道的方案。在这种方案下，形成触点（contacts）时可以直连下层的沟道，据说也实现了工艺的简化和更出色的性能。只不过这套方案面临规模化的成本问题，虽然paper中提到相比backside contact（背面触点）+ via连接下层FET有机会实现可接受的成本，具体实践仍是未知数。

台积电在2024年的IEDM上则真正展示了能工作的CFET inverter反向器，将下层pFET和上层nFET连接构建起的基础逻辑门——应该也算是2023年公开成果的显著进步了，可能是目前为数不多造出了实物的市场参与者。

而且他们也提出了构建上下层FET本地互联可行的解决方案——至少在公开的成果上是真正可行的。据说基于此方案实现的晶体管性能已经相当不错，本地互联和触点质量都相对理想。只不过高厚径比和严苛的对齐需求仍然是CFET方案实现量产的巨大阻碍。

说了这么多，晶体管3D堆叠的CFET至少也要等到2030年才会面世。起码从理论上来看，它是最直接延续摩尔定律的未来希望之一；且至少目前看来是有些眉目的。

2D材料：技术挑战还有一堆

回到前文台积电给出摩尔定律持续推进，器件结构之后“beyond Si”的发展重点：材料上的推进。这两年行业内有不少专家都提出，对半导体制造而言，过去的几十年是光刻技术为核心的几十年，而未来的关键则要转向材料了。

随着以GAA结构为基础的器件发展（CFET应当也是以GAA为基础的），现有材料很快就会面临瓶颈。所以行业提出并尝试引入所谓的2D材料，也就是TMD（过渡金属硫化物）。因为以monolayer单层的形式存在，仅有几个原子的厚度，所以被称为“2D材料”。

一般我们说，应用在器件上的技2D沟道材料会成为GAA结构器件下一个关键术点。现在GAA工艺还是用硅沟道——延续自FinFET。对于硅材料来说，当沟道长度（即gate length）达到10nm以下时，漏电流的占比就显著升高；或者说晶体管本身变得低效和难以关断。随着器件的持续微缩，硅沟道的触点电阻和寄生电容增加，这种传统材料自然就需要用电特性更好的新材料替换。

从更能快速落地的角度来看，Intel在IEDM上提到了很多人常说的因为沟道过短所致的“量子隧穿效应（quantum tunneling effect）”的缓解方案，能相对理想地实现仅6nm的沟道长度（gate length）；而且相关方案似乎已近商用，可实现室温下亚域摆幅最小60mV/V；DIBL达成台积电公开N2工艺参数的2倍优势；虽然目前还是停留在了R&D阶段——有兴趣的读者可以去看一看相关报道（RibbonFET CMOS）。

不过在这类缓解方案之外，行业更多看齐的还是2D TMD材料具备未来芯片发展所需的特性：更易于控制，更不容易受到原本在硅材料上导致漏电的问题影响。市场参与者在达成相似目标的具体实施方案上也在向具体的TMD材料收敛：更具体地说是nMOS的MoS2（二硫化钼）和pMOS的WSe2（二硒化钨）。基于其对应特性，比如原子级厚度，就可知在制造时的挑战，以及走向规模化量产要实现可靠性的工程方法。

2024年的IEDM上，Intel列出了2D材料商用的三大挑战：（1）材料生长，（2）掺杂（doping）与触点（contact）成型（formation），（3）GAA堆栈/high-k金属栅。

探讨重点是，掺杂形成晶体管的有效源极和漏极区域，加上触点（contants）相关的构建与上层金属互联层的低电阻连接；GAA堆栈则需要基于2D沟道沉积多层，来形成控制晶体管开关的栅极。似乎去年有关2D沟道材料的研究，很大程度就集中到了掺杂、触点和栅极成型上。

台积电2023年IEDM上展示了nMOS，2024年则展示了P型器件上的进展。本文所说的触点或者contacts，说的是金属互联层与晶体管源极、漏极和栅极的电连接部分。对于当代尺寸维度的contacts性能而言，一大关键就是电阻。因为源极和漏极采用半导体材料——传统的是硅，未来是2D材料，本身就具备较高的电阻；而将互联金属直接沉积在源极和漏极上，就会产生高电阻肖特基势垒；而且金属与硅之间也没有很好的附着力。

通常silicidation（硅化）——一种通过沉积+退火，在硅源极和漏极区域之上构成高导电性的金属硅化物（如NiSi），就是个不错的解决方案。如此，金属互联层就能构建在硅化物之上，达成低电阻连接。但这种silicidation操作对2D材料而言是不可行的，因为其中并不包含硅。

比较直觉的解决方案是高浓度的掺杂（degenerate doping），目标还是令2D材料从半导体变为导体。只不过对WSe2进行掺杂还是很有难度的：晶格易被破坏，而且要让掺杂均匀分布也有挑战。但台积电去年发的paper据说已经完成了这方面的研究、有了可行的解决方案，这对2D材料的应用而言的确是很大的一步。

该图仅为高度掺杂示意；来源：Hui Fang, Mahmut Tosun, Gyungseon Seol, Ting Chia Chang, Kuniharu Takei, Jing Guo, and Ali Javey, Nano Letters 2013 13 (5), 1991-1995, DOI: 10.1021/nl400044m

除此之外，2D材料的另一大挑战是栅氧化物（gate oxide）。台积电在paper中提到，栅氧化层的质量决定了晶体管控制能力。Intel则在最新的研究成果中展示了高质量栅氧化层的成型，据说实现了较低的DIBL效应和亚域摆幅（即更低的漏电流，以及从关断到开启转换的栅极电压变化小），应该也是体现出工艺方面的优化——尤其是在预清洁和氧化沉积流程上。

上面这部分探讨的主要是掺杂、触点和栅极成型问题。如Intel提到的三大挑战，IEDM上这两年有关2D材料的另一个热议重点是2D材料生长问题。前两年大家探讨的关键还是材料的“生长”vs“转移”，但现在似乎更多的集中到了生长这一选项上，因为转移面临巨大的工程挑战。所谓的转移，指的是材料先在蓝宝石衬底（sapphire substrate）上生长出来，然后转移到硅晶圆上——这种转移技术目前似乎还停留在实验室，很难规模化量产。

而直接生长，指的就是从晶圆上直接生长了。目前看来，这似乎是可行的商用方案。2024年的新进展是三星演示的2D材料在8寸测试晶圆上的生长——只不过似乎材料和晶圆的的附着不是特别好；展示的晶体管栅极似为上下结构，并非GAA；SemiAnalysis评价这种工艺很难实现规模化——需要在晶体边缘应用clips来做稳定。加上测试器件的沟道长度达到了500nm，其实际价值应该是有待商榷的。

2023年的IEDM上，台积电展示了采用单个nanosheet沟道的FET器件，展示关键就在于2D材料直接通过CVD（化学气相沉积）生长出来，也不是用转移的方式去做。只不过台积电也认为，目前仍然没有真正可靠的，让2D材料生长在可观表面上的完美解决方案。另外，台积电也展示了一种C型触点方案，用于降低触点电阻——整个C型接触面环绕沟道，形成更大的接触面积及更低的电阻。

2024年台积电给出了一个完整的2D FET反向器器件，N与P型晶体管连接构成的基础逻辑门——只不过也不是GAA结构，而且在尺寸上也比尖端制造工艺预期的大两个数量级。另外比较有趣的是，两个晶体管的2D材料都选择了WSe2——这和传统已有研究方向就不一样（通常pFET和nFET采用不同的2D材料）；如果真能在量产时于nFET和pFET采用相同材料，无疑有利于降低成本；可惜的是台积电还是发现基于WSe2的nFET很不理想。

另外台积电提到采用标准的湿法工艺会影响到pFET，即在pFET有效区域之上采用典型湿法工艺做曝光，对下层器件性能会产生影响，导致阈值电压变化。这表明目前工程层面对2D材料的变量研究还是远远不够的。

值得一提的是，2023年Intel展示的技术成果也已经包括采用TMD材料沟道且能够工作的pFET和nFET。而且Intel是在300mm晶圆试产线上生产的这些器件。从这一点来看，Intel在2D材料研发上可能是略胜台积电一筹的。当然其展示成果还是基于平面结构晶体管，也没有用到GAA结构上；所以离量产仍然有些遥远。

应该说到目前为止，还没有任何一家foundry厂真正造出了达成先进制造工艺、采用2D材料的性能不错的晶体管，更不用说量产。能否如预期般在2030年实现2D材料在芯片中的商用，可能还是个未知数。

先进封装持续迭代：EMIB-T, SoIC

聊完逻辑前道制造，当代芯片“超越摩尔”或者“more than Moore”不可回避的话题自然就是往更系统的层面走“延伸”摩尔定律了。“封装”级系统“优化”的热度自然可想而知，尤其是AI芯片算力扩展仍旧需要靠堆砌晶体管、扩大芯片面积来实现——在前道制造工艺进步越来越小的情况下，后道（或中道）自然就需要发力了。

只不过先进封装在当下已经不是什么新鲜事物或者未来技术，包括2.5D/3D先进封装都已经是大规模普及的技术类型。这两年IEDM会上有关于先进封装的技术更新典型的有Intel的EMIB-T和台积电的SoIC工艺迭代。

关注先进封装的同学应该知道，Intel EMIB是一种2.5D硅桥封装方案。EMIB硅桥是在substrate基板上于die与die互联位置“开槽”用中介实现更高的互联密度，加上原有的EMIB硅桥本身不用TSV（硅过孔），它相较于在芯片下面整片铺中介层（interposer），主要优势在成本上。

不过TSV实际上是能够给通过中介的信号与供电走线路由提供灵活性的；而且随着工艺技术的成熟，TSV制造的成本也比以前更低了。SemiAnalysis在报告中说，EMIB-T的后缀“T”指的就是TSV，故而是采用了TSV的EMIB版本。

我们没有现场听到Intel对EMIB-T的技术讲解。从示意图和注释来看，它似乎与原本EMIB硅桥方案存在较大差异。EMIB-T主要面向同时需要采用2.5D EMIB和3D Foveros封装的复杂芯片，所以很显然AI HPC是其潜在市场。

台积电的SoIC 3D封装知名度也已经很高了。典型应用像是此前电子工程专辑多番撰文介绍过的AMD Ryzen处理器的3D V-cache——藉由hybrid bonding混合键和Cu-Cu互联，将更多的L3 cache叠在CPU die上方。台积电应当也称得上目前在先进逻辑芯片领域，hybrid bonding混合键和工艺走在最前列的企业。

台积电的SoIC平台

IEDM 2024上迭代后的SoIC 3D封装实现了<15μm的键和间距——目前已量产的Intel Foveros互联间距大约在25μm左右。所以对应到芯片上，也就有了性能和密度的提升。台积电给出“下一代SoIC”关联带宽、面积、能耗及键和间距的数据是，在更高键和密度的前提下达成>900 Tbps/mm²/pJ/bit；台积电的上一代SoIC这一数字是461，键和间距还略大。

具体到新技术相比上代SoIC的性能收益包括有：SoIC键和间距是上代的1.83x，能效（power efficiency）为1.07x，带宽/功耗（bandwidth/power）提升1.96x。

有关先进封装另外值得一提的是，NVIDIA也在IEDM 2024上做了有关GPU系统协同优化的演讲（Fabless参加IEDM是不是还挺奇怪的？）——去年NVIDIA GTC开发者大会上，我们就听NVIDIA Research谈过这家公司在芯片物理层面的前沿技术研究。从我们对NVIDIA的了解来看，这家企业一直都相当有危机意识，所以联合产业上下游做产品和技术推进也并不稀奇。

NVIDIA这次主要谈到的话题为芯片制造缺陷密度相关，也恰好和这两个月反复传言NVIDIA GPU良率不佳的问题契合了...其中有个点是格外值得一提的：在晶体管、互联密度及数量增加的同时，它们与缺陷率是何种关系。结合实际工艺技术迭代和产品需求、成本效益现状，情况可能和我们想象得不怎么一样。

来源：NVIDIA via SemiAnalysis

上面这张图的横轴表示工艺节点，左侧纵轴为via/contact DPPT（defective parts per trillion)，右侧纵轴表示via + contact数量。蓝线表现出随工艺节点迭代，via和contact（前文译作了触点）数量持续增多——这也很符合芯片变大、晶体管数量增多的直觉；

橙线则表示，contact/via的缺陷率必须持续降低，才能让芯片良率保持在相同水平——所以这条线指的是在芯片成品率损失（yield loss）保持在10%的情况下，contact/via DPPT的走势必须是往下的；对应的红线则表示在保证芯片10 DPPM（每100万颗芯片，有10个因为可靠性问题而失效）的情况下，contact/via的DPPT需求也必须在更小的工艺节点上保持下降。

这也实际上表现出foundry厂、上游材料及装备供应商为工艺迭代所做的努力。虽然个中细节我们不得而知，但显然包括材料供应商在污染控制与量测，装备供应商在工具性能上的改良等全方位努力，才让尖端制造工艺的芯片呈现在了普通人面前，而且是以大众能消费得起的价格（尤其是PC和手机芯片）。

存储技术：3D DRAM、存内计算

美光在IEDM 2023上给出一份数据，近10年的数据增长速度和算力需求增长曲线有着相似的斜率，在近代都呈现出高度陡峭。所以存储规模提升速度应当与逻辑算力增长保持一致——但既然有存储墙、通信墙这类词的存在就不难理解，事实是不及预期的。所以存储技术必然是IEDM的关注重点之一。

对存储技术来说，要达成这一目标的技术解决方案是多样化的。比如说用于控制内存阵列的逻辑电路也需要对应做提升，FinFET就已经在路上了；再比如从封装角度，实现存储和计算更紧密的整合，达成更好的系统级性能；从存储单元阵列自身的角度来看，于内存的关键转折点应该是3D DRAM。

一般DRAM内存阵列包含了垂直向的电容（一个内存单元内，电容叠在晶体管上方），而传统的内存扩展主要也依赖于让器件变得更小，单位面积内容纳更多器件。现在的DRAM电容又高又窄——降低这个圆柱体的直径也就能对应实现更高的存储密度，换句话说就是单元宽高比（或厚径比）显著增加。由于DRAM阵列的这种宽高比现状，要在横向做单元扩展已经越来越具备挑战性了。

来源：Yole Intelligence

所以存储单元堆叠的3D DRAM成为未来的方向：即如果电容无法再持续增加宽高比，那么着眼到垂直方向就是常规思路。不过3D DRAM在制造方法上就需要做较大程度的转变。相对于现有的平面DRAM，3D DRAM可能会大幅减少光刻需求，但蚀刻和沉积步骤显著增多——和NAND从2D转向3D是类似的，那么也就需要DRAM供应链整体做出努力。

美光在演讲中提到3D DRAM走向大规模量产的时间线是“10年内”；美光展示来自Imec的路线图也提到2030-2035年。只不过可能是技术竞争所致，很少有存储厂商在IEDM上公布有关3D DRAM的技术研究成果。实际上，CXMT（长鑫存储）曾在IEDM 2023上谈到过GAA垂直晶体管——虽然和我们探讨的3D DRAM还是有所不同，但对走向3D内存仍是很有价值的。

IEDM 2024上，Meta展示了一种将SRAM/DRAM放在计算单元之上做3D封装的解决方案，应该算是典型的近存计算方案了。因为在封装内做存储访问是能够显著降低延迟和功耗的；而且混合SRAM+DRAM也实现了更高的效率。另外Meta还展示了一种相比现有加速器，可达成双倍能效的逻辑+存储搭配方案，是一种面向VR应用的存内计算方案。

存内计算可以说是近些年的大热门，或者说是传统冯诺依曼体系之外的另一种解决方案——即便这个话题也是过去两年电子工程专辑报道的热门。可能是因为AI技术发展，AI芯片需求日益提升，高度并行计算让存储墙问题更加凸显，自然的存内计算成为潜在候选解决方案之一。看名字就知道，存内计算指的是在存储器内就做计算，大幅减少数据搬运工作，节省开销、节省时间。

来源：SK Hynix

SK海力士在IEDM上展示了所谓的AiM（Accelerator in Memory），基于GDDR6：每个bank紧邻PU处理单元。按照SK海力士的换算方法，这种方案下的每GB内存带宽，相比于HBM3E高出2个数量级。

或者说最坏情况下的token处理时间，用内存容量÷内存带宽，再取倒数得到token/sec，也可表达单位容量下的内存带宽。传统16GB HBM3E方案下的该值为42.4，而1GB GDDR6-AiM的这个值是1024。这也很符合我们对存内计算的预期，即便基于存内计算的大型AI芯片走向商用时间线仍是未知数。

目前对绝大部分存内计算架构而言，可靠性和精度也成问题：比如说用DRAM单元+外围来执行简单的逻辑运算，有较高的错误率；DRAM与逻辑电路的制造本身工艺上不同、不兼容也是问题；还要考虑成本问题——实际上即便是采用混合键和的近存计算方案，大规模量产的成本仍然不够乐观（如AMD 3D V-cache）...这些我们也都在过往的文章里提到过。

除了上述探讨的3D DRAM, 存内计算，近两年的IEDM还有一些相关存储的热点技术，比如SK海力士的HBM4和MR-MUF（Mass Reflow - Molded Underfill）技术——尤其MR-MUF带来更出色性能的HBM，以及可达成更高的生产吞吐；

美光的FeRAM——也代表了新型存储器件的进展，多层堆叠的FeRAM（NVDRAM）据说已经有相当出色的速度、bit密度和寿命，还有相比NAND都更好的数据保持特性——而且美光对NVDRAM的定位也在AI/ML应用上，虽然现阶段其成本相比DRAM可能还有巨大差距......

近两年IEDM上更多的研究还有像是在各类芯片普遍走向3D堆叠的情况下，更优的散热解热解决方案也被提上日程——电子工程专辑相关前沿工艺文章的评论中也常能看到有读者问起此类问题。IEDM 2023之上，AMD呈现的一份paper就特别谈到了这一点，比如背面供电方案都可能面临散热问题致最终性能降低至多5%——因为在晶圆背面放器件本身也降低了导热效率；更不用说3D封装面临更严峻的散热问题，热点位置的性能损失也能达到5%。

台积电也有在会上谈到在更高功率密度、性能密度情况下如何增加热导率：包括放置dummy铜热via——扮演小型“热管”的角色，从热点位置排出热量；以及在键和的两片晶圆之间加入导热层，将SiO2键和替换为高导热材料...虽然这类方案整体上多少也面临一些问题，比如所换材料AlN和金刚石达成亚微米厚度仍有足够的导热能力，要造出来也并不简单。

日后CFET来临，更多器件走向3D化，不仅是解热，更多问题的产生都意味着芯片设计方法、工具也面临迭代。至于现在更多流行的未来话题：玻璃芯基板/interposer、方形载板等等技术，自然也都是IEDM这类会议的重要议题，它们也都有机会成为未来AI芯片深入发展的底层算力要素；受到篇幅限制，本文不再细数。

不过我们也会在未来的新技术解析文章里，对更多热点做追踪和解读。或许在人们常说的“后摩尔时代”，半导体人的聪明才智发挥，也能达成不亚于摩尔定律高速发展期的相似速度和未来。