这项技术有望用于制造笔记本电脑、可穿戴设备中的AI硬件，标志着半导体行业向3D芯片堆叠迈出了革命性的一步，将推动信息处理范式的大革新。
随着晶体管尺寸逼近原子极限，硅芯片的物理极限逐渐显现，不仅量子隧穿效应会导致漏电流问题严重，而且带来了功耗和散热问题，芯片设计和制造成本还显著上升。与此同时，AI技术的快速发展，也对芯片性能提出了更高的要求。
为了解决以上难题，美国麻省理工学院团队在最新一期《自然》杂志上介绍了一种创新的电子堆叠技术。该技术能显著增加芯片上的晶体管数量，从而推动人工智能（AI）硬件发展更加高效。
这一策略被形象地比喻为“从建造平房转向构建高楼大厦”，旨在处理更多数据，实现比现有电子产品更加复杂的功能。不过，实现堆叠芯片的目标有一个关键障碍：传统上，将硅片作为半导体元件生长的主要支撑平台，体积庞大且每层都需要包含厚厚的硅“地板”，这不仅限制了设计灵活性，还降低了不同功能层之间的通信效率。
为了解决这个问题，麻省理工学院团队开发了一种新的多层芯片设计方案，摒弃了对硅基板的依赖，同时还能在低于400摄氏度的温度下工作，确保下层电路完好无损。
据悉，研究团队通过优化材料生长工艺，成功在380摄氏度的低温下实现了单晶二维半导体材料（TMDs）的多层堆叠。这些TMD材料（如二硫化钼和二硒化钨）具有极高的半导体性能，是硅材料的潜在替代品。相比硅在极小尺度上的性能退化，TMD材料即使薄至单原子层仍能保持出色的性能。
最关键的是，这种技术无需传统的硅晶圆作为支撑层，直接在已有电路上进行生长。这使得多个半导体层能够更紧密地接触，从而实现更快速的通信和更高效的计算能力。
与传统通过硅晶圆打孔堆叠的3D芯片技术相比，这种基于生长的单片3D方法具有显著优势：一是无硅层限制，避免了传统硅晶圆的厚度问题，可堆叠更多层；二是精确对齐，提高了垂直堆叠的对齐分辨率；三是生产效率，减少制造过程中孔洞的损耗，提高产率。
研究人员设想，这种多层芯片可以用于构建人工智能硬件，以堆叠芯片的形式应用于笔记本电脑或可穿戴设备，其速度和功能性可媲美超级计算机，并且能够存储与物理数据中心相当的大量数据。
研究团队成员表示，这一技术可能带来计算能力数量级的提升，尤其在AI、逻辑运算和存储领域。
为了进一步推动这一技术的商业化，研究负责人Jeehwan Kim最近创立了一家名为FS2（Future Semiconductor 2D materials）的公司，致力于推动可堆叠芯片设计的商业化。这项研究得到了三星先进技术研究所和美国空军科学研究办公室的部分支持。
Jeehwan Kim强调：“我们已经在小型设备阵列中证明了这一概念。下一步是扩大规模，展示专业AI芯片的实际操作能力。”
麻省理工学院通过其创新的电子堆叠技术，成功制造出了多层芯片，这不仅为半导体行业开辟了新的可能性，也为人工智能硬件的发展提供了更高效、更强大的解决方案。这项技术有望用于制造笔记本电脑、可穿戴设备中的AI硬件，标志着半导体行业向3D芯片堆叠迈出了革命性的一步，将推动信息处理范式的大革新。
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