AI时代的关键推手——先进封装开启摩尔定律新篇章

随着人工智能(AI)和高性能计算(HPC)应用扩大，计算能力、内存带宽和能源效率的需求不断提升，半导体工艺不断挑战性能的极限，同时也对封装技术提出了更高要求。为了延续摩尔定律并跟上高端计算市场的创新步伐，“先进封装”成为应对这些高性能应用需求的核心策略。

半导体行业逐渐转向2.5D/3D堆叠、晶圆级芯片封装(WLCSP)以及共同封装光学(CPO)等先进封装技术，为芯片实现更高性能、更密集的集成、更快速的互连，同时提升能源效率。

与此同时，全球主要的半导体制造商和外包封测代工(OSAT)厂商也在加速布局先进封装领域，竞相投资与扩产以满足AI和HPC市场需求。预计在未来几年，封装技术的创新将成为影响半导体行业格局的关键力量。

AI和HPC加持，先进封装市场稳步增长

先进封装与传统封装对比

相比QIP和QFN等较“传统”的芯片封装方式，“先进封装”是指能够通过更高程度的集成缩短元器件之间距离的封装技术，从而实现更高性能、更低功耗以及更精巧的外形尺寸。

根据市场研究公司Yole Group的定义，先进封装是在多年前随着微型化趋势而兴起的一种半导体封装技术潮流。为了满足笔记本电脑、智能手机等移动设备对降低成本及缩小尺寸的需求，一系列“接近芯片尺寸”的封装技术应运而生。

波士顿咨询公司(BCG)认为，先进封装基本上是通过缩小电子触点的尺寸来容纳数量日益增加的晶体管。相比传统的仅包含某一特定工艺或功能的半导体芯片，先进的多芯片封装将多个芯片集成于单一封装中，从而解决关键的半导体技术和经济规模等限制。

AI与半导体互惠，驱动先进封装市场

“封装技术可以说是芯片与系统之间的桥梁。”在今年SEMICON的一场论坛上，日月光资深副总经理洪松井表示，如果按2030年全球半导体业营收将达到1万亿美元的规模来看，目前晶圆和衬底之间工艺的差距达到2,700倍，而先进封装带来了弥合二者之间差距的价值，这一封装价值到2030年预计会达到1,500亿美元的规模。

事实上，“AI和半导体是相辅相成的关系。”洪松井说，“AI与半导体之间是互惠的关系，就像鱼帮水，水帮鱼一样，这种良性循环将有助于丰富半导体与封装行业。”

半导体行业通过摩尔定律的持续延伸(More Moore)以及先进封装，为AI提供了算力，而AI也相应地带来了不断增长的市场与需求，例如加速机器对机器(M2M)通信等，这又进一步促进了更多新应用及半导体需求的增长。

近年来，在AI、HPC、汽车和AI PC等新兴应用需求的带动下，全球先进封装市场正在快速增长。特别是历经2023年的库存修正后，先进封装市场自今年起陆续复苏，并展现出长期稳定的增长态势。Yole Group的最新调查报告显示，2023年全球先进封装市场规模为392亿美元，预计到2029年将增长至811亿美元，复合年增长率(CAGR)达12.9%。

以2023年的IC封装市场总额来看，先进封装占据了高达44%的比例；其中，AI和HPC应用的比重更稳步上升。此外，包括倒装芯片(Flip-Chip)封装、系统级封装(SiP)、晶圆级芯片封装(WLCSP)和2.5D/3D等先进封装技术市场均有增长。

图1：在AI和HPC需求带动下，全球先进封装市场正快速增长。(来源：Yole Group)

封装新引擎：边缘AI释放LLM潜力

在这个AI计算时代，边缘AI更将成为半导体营收的下一个增长关键，并进一步带动先进封装市场的发展。联华电子(UMC)市场营销处副处长黄学经指出，包括汽车、机器人、无人机、安全监控或平板电脑等边缘AI系统，将会是第一波采用AI的应用，对于半导体与先进封装市场的增长至关重要。

尤其是在各种边缘设备上实现大型语言模型(LLM)应用。LLM的AI训练模型大小正呈指数级增长，导致高计算复杂度且需要移动大量数据来进行计算，内存带宽与功耗都成为挑战。黄学经指出，业界目前已为云端LLM的开发投入数十亿美元，如ChatGPT、LLAMA等对于GPU的需求较大，但其造价昂贵甚至相当于一辆汽车，并不是每家公司都能负担的投资，因此如何有效率地落实边缘设备上的LLM日趋重要。

黄学经说，相比于云端对于高带宽内存(HBM)高达每秒TB级的带宽需求，目前边缘AI的LLM应用采用DDR作为标准DRAM，带宽需求小于每秒100GB，且其并行计算能力需求低于50TOPS。因此，通过2.5D堆叠接近计算所在位置，只需要采用50～12nm的成熟工艺，结合混合键合封装，即有助于大幅降低成本与功耗，加速落实边缘设备上的LLM应用。

先进封装技术：实现AI和HPC的最后一公里路

过去几十年来，2D平面封装一直是芯片制造的主要形式，适用于PC、手机和工业系统等传统应用。随着AI和HPC等高端应用的计算与复杂度增加，传统封装技术逐渐面临性能提升的瓶颈，越来越难以满足新的应用需求。

芯粒(Chiplet)：突破带宽与性能瓶颈

BCG分析师Joseph Fitzgerald指出：“当今的AI系统需要GPU、CPU和HBM等硬件器件实时传送与处理大量数据，并尽可能节省能源，这对于传统封装来说是一个巨大的挑战。”

边缘AI等计算系统的封装挑战在于如何实现低延迟和高带宽。新兴的AI和HPC工作负载由于内存访问频繁，因此需要更高的内存带宽。传统封装技术在面对机器学习(ML)训练或实时推理等增强型AI的工作负载时，往往导致信号延迟、能效低以及散热增加等瓶颈，还需要解决机械应力与翘曲等问题。

先进封装技术，特别是“芯粒”和多芯片封装等技术，成为了突破性能瓶颈的关键，业界也在持续在芯粒架构和异构集成方面取得进展。异构集成是将逻辑芯片和内存等多个芯粒组装在一起，并通过高带宽互连封装提高数据传输效率、实现微型化以及降低成本。

为什么要做芯粒或3D IC？台积电(TSMC)运营/先进封装技术暨服务副总经理何军在SEMICON的一场论坛中指出，其目的就在于降低拥有成本、减轻设计转换负担。他说：“逻辑工艺目前仍持续微缩，但在I/O、模拟和内存方面的微缩并不理想，而这正是芯粒发挥作用之处。芯粒提供了另一种选择，结合于异构集成设计中，即可沿用原有的I/O、模拟和内存芯片，因而降低了成本和功耗。”

创意电子(GUC)市场推广部技术副处长叶恒诚也指出，为了满足更高的性能、带宽和更低功耗的需求，2.5D芯粒技术在CPU、GPU、AI和网络等各种应用中变得越来越普遍，开发人员正不断努力增强芯粒的功能，并将更多芯粒集成到单一封装中。

实现性能、成本和面积(PPA)优势，加速设计上市

除了降低芯片制造成本与能耗，先进的多芯片封装还提升了性能与上市速度。此外，由于这种芯片集成方式的彻底改变，还释放了更多的功能并缩小了外形尺寸。BCG以几个实际的产品开发案例，分别说明了先进封装在PPA与上市时间等方面优势：

• 作为AI的核心，NVIDIA Hopper H200 GPU将HBM堆叠与中央的IC封装在一起，实现高达4.8TB/s的互连速度，而传统的PCB连接方式仅支持200GB/s。此外，更近的互连距离减少了芯片的能耗，使得数据中心能够为LLM供电。
• 其次是AMD Ryzen系列，由于使用多颗较小芯片取代单颗大型SoC，设计人员可为每颗异构集成的裸片选择一系列节点尺寸，并分别针对封装的不同功能选择优化的芯片，从而实现了约50%的制造成本与良率改善。
• 英飞凌科技(Infineon)则在其先进封装中集成了OPTIREG线性电压控制器所使用的芯片，进一步缩小了60%的器件占用空间，而不至于影响计算能力或功能。
• 此外，Intel Data Center GPU Max系列同样从单颗大型SoC改为多颗裸片，不仅降低了复杂度，而且可以在多封装中重复使用现有的裸片设计，从而缩短了75%的上市时间。

图2：先进封装带来PPA等优势。(来源：BCG)

这些器件由于采用了更接近衬底以及缩短互连间距的布局，不仅驱动了更快的数据传输速率、缩小了尺寸和电路板空间，并且可以在多个系统中重复使用裸片设计，实现了半导体设计中重要的PPA指标，以及缩短芯片上市时间等优势。

堆叠式WLCSP：聚焦先进封装技术

先进封装泛指一系列不同的技术，包括2.5D/3D堆叠、SiP、WLCSP、混合键合以及大家耳熟能详的CoWoS等。市场调研公司麦肯锡(McKinsey & Company)指出，过去十年来，先进封装的技术发展重点就在于堆叠式WLCSP。这是指“在同一封装中堆叠多个IC，同时实现逻辑芯片与内存芯片的异构集成，以及内存芯片堆叠”。以互连途径而言，目前适应AI与HPC应用的先进封装技术如下：

• 晶圆级芯片封装(WLCSP)：扇出型封装(FOWLP)由于重布线层(RDL)和焊球超出芯片尺寸，使芯片拥有更多的输入和输出接口，同时保持小型化。它可以分为核心、高密度和超高密度封装。核心封装针对汽车和网络应用，高密度和超高密度封装主要用于移动与HPC应用。McKinsey半导体研究员Ondrej Burkacky指出，台积电是最主要的WLCSP制造商。
• 2.5D堆叠：两个或更多个芯片并排布局，并通过中介层(interposer)实现连接。根据选择的中介层类型，2.5D堆叠可分为以硅通孔(TSV)实现电气连接的硅中介层、相对较新的硅桥(silicon bridge)以及RDL。Burkacky指出，硅中介层的代表技术有台积电的CoWoS-S。硅桥由于使用的硅比中介层更少，因此更薄、功耗更低且更具设计灵活性，适用于AI和HPC应用实现系统级集成，代表技术包括英特尔的EMIB和台积电的CoWoS-L。RDL的优势则在于可以通过光刻工艺改善速度与散热效果，如台积电的CoWoS-R。此外，玻璃也逐渐成为下一代中介层的理想材料。它具有可调节的热膨胀系数(CTE)、高尺寸稳定性、光滑平整的表面，以及在高频条件下低成本和低功耗的特点。英特尔去年发表玻璃封装技术后，玻璃材料受到了广泛关注。不过，IDTechEx认为，目前玻璃生态系统尚未成熟，封装行业缺乏量产能力，短期内还无法上市。
• 3D堆叠：这是一种通过垂直堆叠加速数据传输的封装方式，包括采用微凸块(µ-bump)的TSV；以及无凸块的混合键合，结合介电材料(SiO₂)与嵌入金属(Cu)形成互连。Burkacky指出，3D封装由于垂直堆叠芯片，大幅缩短了处理器与内存之间的数据路径，加快了数据访问速度并提升了并行处理效率，这对于大规模AI模型训练等任务至关重要。相比2.5D的D2D互连，叶恒诚指出，3D芯粒的D2D互连提供了更快的传输速率，以及更低的延迟和功耗，并由于互连的垂直维度而实现了更紧密的连接，显著提高了整体性能。
• 共同封装光学(CPO)：CPO是近年来受到关注的创新封装方法。相比传统的电信号传输，光通信具有多项优势，包括较低的传输损耗，并可以减少信号在长距离传输时的衰减。光通信不易受到串扰的影响，避免了信号互相干扰或数据错误。此外，光信号的带宽高于电信号，非常适合数据密集型应用。洪松井强调，CPO将是未来不可避免的发展方向。除了从外部可插拔模块演进到板载光学封装(OBO)架构外，其能量损耗也将显著降低，从而提高传输速度和可靠性。

图3：主要的先进半导体封装技术。(来源：IDTechEx)

半导体三巨头的先进封装技术布局

AI和HPC应用推动了对先进封装需求的迅速增长，甚至造成了产能供不应求的情况。包括台积电、英特尔和三星三大半导体企业，以及日月光(ASE)、Amkor和长电科技(JCET)等OSAT厂商纷纷展开产能扩充计划，甚至投入数百亿美元打造先进封装设备，以稳定提高芯片性能与供应。以营收来看，这六家厂商的投资已占到全球超过80%的先进封装产能。

Yole先进封装技术与市场分析师Gabriela Pereira指出，由于多家公司积极投资于生成式AI领域，业界需要更大的产能和更先进的封装设备。2023年由于整体半导体市场下滑，先进封装工厂和设备的资本支出约为99亿美元，较前一年下滑了21%。但她预期，随着市场的持续复苏，今年的先进封装投资将增加20%，达到119亿美元。

以投资金额来看，2023年各大厂商均削减了资本支出，英特尔与台积电各投资约32亿美元，占总资本支出的31%，并列第一；三星大约投资了18亿美元，占20%。

图4：2023年全球半导体和OSAT厂商的先进封装资本支出。(来源：Yole Group)

由于先进封装开发的资本支出巨大，半导体三巨头——台积电、三星与英特尔不仅在竞争先进的工艺技术，还在引领先进封装领域的技术创新。从2.5D、3D封装到异构集成，这三大企业各自建立了完整的先进封装平台。

TSMC：CoWoS为其增长核心

除了工艺技术领先，台积电也是先进封装领域的主导企业之一，至今已发展出多项先进封装技术与平台，包括CoWoS、基于FOWLP的集成扇出型(InFO)以及3DFabric方案。

台积电的3DFabric包括前端3D芯片堆叠SoIC以及后端的CoWoS和InFO封装三大平台。其中，CoWoS技术可将先进的SoC或SoIC芯片与HBM进行集成，以满足AI芯片的严苛要求。SoIC已通过CoWoS-S量产，并计划开发8倍掩模尺寸及采用A16工艺的SoIC芯片，以及12个HBM堆叠的CoWoS解决方案，预计将于2027年量产。

相比CoWoS-S，CoWoS-R具备体积小、成本低、信号完整度更好等优点，适用于HBM或AI芯片等应用，如创意电子的Glink产品。另外，CoWoS-L于RDL中介层中插入LSI芯片，能提高局部互连密度，进而优化性能，适用于AMD MI200系列加速器等应用。

为了扩展下一代数据中心所需的计算能力，台积电推出了采用InFO和CoWoS的系统级晶圆(SoW)新技术。目前，采用InFO的SoW已经量产，台积电计划在2027年量产采用CoWoS技术的SoW，进一步集成SoC或SoIC、HBM以及其他元器件。

图5：台积电针对下一代数据中心计算推出SoW封装。(来源：TSMC)

由于CoWoS封装产能紧张，台积电持续购置设备并扩大先进封装产能，期望在今年年底前提高CoWoS产能，以期在明年赶上市场需求。

台积电董事长魏哲家指出，鉴于过去几年HPC和AI需求的增长，CoWoS封装成为其增长的核心。台积电致力于扩充30%以上的CoWoS产能，以满足NVIDIA和AMD等主要客户的需求。

除了目前在台湾的五座先进封装厂，去年7月，台积电斥资28.7亿美元在铜锣科学园区建立了一座先进封装厂，预计将于2027年开始运营。此外，位于嘉义的Fab 7也已于今年5月动工，计划于2026年量产SoIC和CoWoS。

最近，台积电宣布与Amkor合作，在亚利桑那州提供先进封装测试服务，以InFO、CoWoS等封装产能支持HPC以及通信等市场，并进一步扩大当地的半导体生态圈。

Intel：先进封装资本支出居冠

英特尔在先进封装技术上的投资不遗余力，近几年来的资本支出(CapEx)均位居首位，并针对2.5D和3D推出了嵌入式多芯片互连桥接(EMIB)、Foveros和Co-EMIB等封装技术。

支持2.5D与3D堆叠的Foveros采用TSV与硅中介层，并在中介层埋入多个不同功能且互相堆叠的裸片，形成了复杂的3D堆叠结构。该技术主要针对客户端与边缘应用，适用于具有多个顶部裸片的芯粒方案，如三星的Galaxy Book S、微软的Surface Neo和联想ThinkPad X1等产品。

EMIB直接在有机衬底中插入硅桥，而不需要使用硅中介层与TSV等，有效减少了封装尺寸，并减少了信号失真和能耗，用于Sapphire Rapids处理器与Stratix加速器等。英特尔的许多重要产品都依赖于EMIB和Foveros，包括Ponte Vecchio GPU、专为数据中心和超级计算机设计的Sapphire Rapids/HBM，以及Meteor Lake、Arrow Lake和Lunar Lake等CPU。

Co-EMIB结合了Foveros和EMIB，支持各种芯片的异构系统集成，适合需要在单一封装中集成多个3D堆叠的应用。Intel Data Center GPU Max Series SoC使用EMIB 3.5D打造复杂的异构芯片，其中包含超过1,000亿个晶体管、47个有源芯片块(active tile)以及5个工艺节点。

图6：EMIB先进封装——英特尔期望在AI时代建立Intel Foundry生态系统。(来源：Intel)

由于塑料衬底的限制，英特尔正在投入下一代封装的玻璃芯(glass core)衬底，在单一封装中纳入更多晶体管，以实现更强大的计算能力，同时克服能耗、膨胀和翘曲等问题，确保生产过程中的芯片稳定性。

英特尔院士、副总裁兼衬底封装技术开发总监Rahul Manepalli指出，使用玻璃材料可以提高芯片供电效率与互连密度，带宽更从224G翻倍至448G；玻璃的机械特性更好，有助于实现高组装良率的超大型封装。该公司预计在2030年以前量产玻璃衬底，从SoC转向系统级封装，并导入EMIB等3D堆叠封装技术。

实际上，包括英特尔在内的多家厂商都在评估玻璃衬底代替有机衬底的可靠性。英特尔已为此封装途径投入了十多年的研发。位于亚利桑那州钱德勒园区的CH4厂除了支持EMIB和Foveros以及建立Meteor Lake CPU样片外，该公司还斥资超过10亿美元建设了玻璃研发产线。

英特尔每年在先进封装方面投入数十亿美元，包括为去年启用的新墨西哥州封装厂投入了35亿美元。此外，英特尔还计划在2027以前在波兰建造新的先进封装厂，投资额为46亿美元。

三星：秘密武器是异构集成封装

三星近年来也积极投资先进封装，利用该公司在内存、逻辑芯片(系统LSI)和晶圆代工方面的技术与资源，为高性能、低功耗芯片提供先进的2.5D和3D封装解决方案。据统计，2021年运用I-Cube、H-Cube和X-Cube先进封装平台的芯片营收为31亿美元，到了2022年时的营收已经迅速增加至40亿美元。

I-Cube平台以TSV和后段工艺(BEOL)为技术基础，集成两种以上的异构芯片。I-Cube 2.5D通过芯片并行放置方式防止热量积累并扩展性能，3D封装则通过垂直堆叠方式大幅节省芯片空间，并通过压缩芯片间的距离来提升性能及减少整体面积，同时保持低成本、高带宽和低功耗，可支持AI、HPC与网络等设备对于内存带宽的要求。

其首款3D X-Cube采用7nm工艺，并以TSV堆叠SRAM和逻辑芯片，缩短芯片间的信号路径，提高数据传输速度与性能，同时大幅缩小产品尺寸。为了应对集成HBM的大面积衬底制造挑战，三星以混合衬底开发出H-Cube解决方案，并通过独特的信号与供电分析技术，在堆叠多个逻辑和HBM时保持供电稳定，并减少信号损耗，适合需要高性能与大面积封装的AI/HPC等应用。

三星表示，其AVP业务背后的秘密武器在于其异构集成封装技术——即通过水平与垂直方式，将多个内存和逻辑等不同芯片集成于单一封装中。相较于传统的分立式芯片组设计，这种集成式封装的速度更快、效率更高、适应性更强，同时生产成本更低。

图7：三星的先进封装技术。(来源：Samsung)

此外，日月光也在积极扩大产能，并专注于提供5G和HPC等应用的先进封装解决方案。预计这些扩产计划将在未来数年内逐步提高全球供应能力，满足市场对AI芯片封装技术快速增长的需求。

跨行业合作，放眼长期突破

尽管众厂商积极布局先进工艺与先进封装技术，希望以更高的性能与良率吸引高端客户，但在技术开发、投资扩产与生产成本以及地缘政治等方面仍面对挑战，这促使了半导体不同领域企业之间的合作与结盟，共同构建供应链生态系。

何军表示，AI/HPC推动了3D IC的增长，同时也加速了产品的更新换代周期，如HPC进展已从2～3年缩短到现在约为1年半的节奏，带来了开发时间、交货以及产能扩展等挑战。芯片集成商、工具与材料供货商及HBM/衬底行业之间必须携手合作，才能加速实现3D IC的进步。

AI和HPC应用的快速发展反映了对半导体封装技术的强烈需求。随着摩尔定律逼近物理极限，先进封装成为了推动芯片性能提升的关键技术，并为半导体行业提供了持续创新和突破的路径。在全球技术领导厂商竞相加大扩产与技术投资的背景下，未来几年将见证更多更先进的封装技术落地，这些创新不仅将改变计算行业的未来，还将推动摩尔定律的延续，为AI与HPC等高性能应用提供无限可能。

本文为《电子工程专辑》2024年11月刊杂志文章，版权所有，禁止转载。免费杂志订阅申请点击这里。