芯粒技术标准迈向3D时代

管理芯粒(chiplet)技术的标准现已进入其第二次迭代。

通用芯粒互联产业联盟(UCIe Consortium)自2022年3月成立以来，最近发布了其2.0版本规范，并对之进行了更新，以解决系统级封装(SiP)生命周期中跨多个芯粒的可测试性、可管理性和调试(DFx)设计挑战。此次更新的一个关键特性在于支持3D封装，这使得芯粒能够显著提高带宽密度与能效。

在接受笔者采访时，UCIe联盟主席Debendra Das Sharma指出，UCIe 2.0规范完全向后兼容，并引入了可选的可管理性功能和UCIe DFx架构(UDA)，从而支持不同供应商之间的芯粒互操作性。

该联盟已将规范的工作分配到多个工作组，这些工作组分别专注于电气、协议、外形尺寸及合规性、可管理性与安全性，以及系统和软件等不同领域。Das Sharma还提到，新成立的自动化工作组反映了业界对于开始收集需求的兴趣。

他将UCIe 1.0描述为平面互连标准，因为它涵盖了2D和2.5D配置，这意味着芯粒是并排排列的。新的规范通过处理必要的连接问题，使得芯粒可以进行垂直3D堆叠。

此外，Das Sharma表示，UCIe 2.0在可管理性方面也有其他重要更新，包括调试与测试，这不仅涉及裸片层面的操作，也包括芯粒封装后的调试与测试。2.0版中的另一项新功能是针对互操作性和合规性测试进行了优化的封装设计。

UCIe 2.0所支持的可管理性机制包含芯粒发现及其配置、电源和热管理、错误报告以及芯粒安全性的各个方面。Das Sharma表示，这些机制利用了现有的相关行业标准，并独立于芯粒上的底层协议。同时，这些机制旨在适应来自不同供应商的芯粒，并允许特定于供应商的扩展。

UCIe 2.0规范中的UCIe-3D功能针对混合键合进行了优化，以确保灵活性和可扩展性。(来源：UCIe联盟)

他补充说，芯粒的3D趋势之一是转向混合键合，这种技术正在成为主流，并能显著减小芯粒之间的凸块间距。3D互连几乎完全消除了芯粒之间的距离，这意味着互操作性必须限制在相同的凸块间距内。

UCIe-3D针对混合键合进行了优化，凸块间距可大至10－25μm，小至1μm或更小，以提供灵活性和可扩展性。

Das Sharma表示，较短的互连距离将对能效产生积极影响。“由于几乎没有寄生效应，即使在芯粒内部，功耗也会显著降低。”他说，“这是一个非常简洁的电路。”

Das Sharma进一步表示，UCIe正跟随PCI Express和以太网等更为成熟的互连技术的步伐，力求通过两位数的增长来提高带宽密度，同时优化能效。

在安全方面，UCIe 2.0采用了中心辐射模式，由管理控制器担任信任根的角色。“我们是在封装层面实施安全措施。”他补充说。

尽管芯粒技术并非新生事物，但直到最近几年才逐渐获得广泛接受，并促进了最佳实践、标准和工具的需求增长。2022年末，硅谷初创企业Eliyan Corporation走出隐身模式，推出了一种更高效的封装方法。其“线束”(BoW)芯粒系统旨在通过使用标准封装手段，实现类似于使用先进封装技术的裸片对裸片(D2D)连接所能达到的带宽、能效和延迟。

硅谷初创公司Eliyan的BoW芯粒系统旨在实现类似于裸片对裸片连接所能达到的带宽、能效和延迟。(来源：Eliyan)

2024年6月，另一家专注于芯粒的初创公司也走出隐身模式，致力于简化芯粒系统设计的复杂性。Baya Systems公司的WeaverPro算法驱动系统架构平台结合了可扩展IP和缓存结构Weave IP，通过数据驱动的设计和优化，整合了构建芯粒架构所需的所有步骤，从而加速了芯粒的分析、设计和部署过程。

Das Sharma强调，UCIe 2.0将继续保持与1.0版本的向后兼容性，并与PCIe和NVMe等更成熟的互连协议保持一致。

尽管这些成熟的互连协议已经形成了三年一次的更新周期，甚至CXL在短时间内经历了三次快速迭代后也可能遵循同样的模式，但Das Sharma表示，目前尚不清楚UCIe的发展轨迹将会如何。

他指出，在新版规范的许多工作组中仍有许多任务亟待完成。“目前，确实存在许多令人兴奋的应用模式和我们必须解决的问题。”

（原文刊登于EE Times美国版，参考链接：Chiplet Standard Goes 3D，由Franklin Zhao编译。）

本文为《电子工程专辑》2024年11月刊杂志文章，版权所有，禁止转载。免费杂志订阅申请点击这里。