摩尔定律之殇：浅析“埃米工艺”的几个关键技术点

“埃米时代”这个词本身更像是一种虚指和营销辞令。因为我们知道，一方面半导体制造工艺“几纳米”的称谓并不指代半导体器件的任何物理尺寸，而单纯就是个名称；另一方面，也没有任何一家半导体代工厂(foundry)定义过什么是“埃米时代”。

如果让我们来定义半导体的“埃米时代”，首先要追溯该说法的源头。最早提及“埃米时代”的代工厂应该是Intel Foundry(英特尔代工)——这家公司2021年对自家制造工艺进行了更名，并且明确了新的5年计划。该计划提到了2024－2025年的Intel 20A与18A工艺。

这里的字母“A”指的就是埃米(angstrom)，相较于纳米尺度更小：1Å = 0.1nm。当时Intel的PPT上赫然写着“半导体的埃米时代”。常规意义上，20A也就是2nm的另一种写法。“埃米时代”无疑更像个便于宣传的市场名词(图1)。

图1：埃米时代和纳米时代，现在大概仍表达着相同的概念。

需要注意的是，从台积电(TSMC)的计划表和节点命名规则来看，台积电的2nm工艺仍然不会采用埃米计数，后续的“A16”看起来才更像个“埃米级”工艺；三星代工(Samsung Foundry)的计划表中则尚未出现任何以埃米单位计数的节点名称。

但为便于本文的探讨，我们将2nm及更新的半导体制造工艺称作“埃米级”工艺，那么2nm以后的时代也就是“埃米时代”。

进入埃米时代还需多久？

这些年总有人在说摩尔定律放缓，半导体先进制造工艺越走越慢。那么埃米级工艺到底来得有多“慢”呢？为探讨这个问题，我们势必要找个标尺来做恒量。

半导体制造尖端工艺目前毫无疑问的首个应用就是手机AP SoC芯片。典型如台积电3nm工艺，在很长一段时间的唯一客户就是苹果，应用产品则为iPhone。这主要是因为尖端制造工艺成本高昂，若无可大规模走量的应用来快速摊薄成本，则其发展会变得不可持续。

手机(尤其iPhone)是其中有着较高利润空间且出货量巨大的应用类型。相对而言，被许多人称作行业发动机的汽车和AI HPC，至少到现在为止，也还没有魄力去率先尝鲜最早出炉的尖端制造工艺。

所以我们以iPhone为应用标尺，借助手机AP SoC的制造工艺来看看近15年尖端制造工艺的更新节奏。以2010年的iPhone 4为起点，延续至今的各代iPhone及所用AP SoC的制造工艺如图2所示。

图2：各代iPhone的AP SoC所用制造工艺变迁。

从图2中不难发现，尖端半导体制造工艺主要是从16/14nm以后开始放慢了步进节奏的。需要注意，其中有一些工艺节点实则为半代工艺或过渡工艺。例如，其中的4nm工艺可视为5nm工艺的改良版本，它本质上仍然是5nm同家族工艺。也就是说，在7nm工艺用了两年以后，5nm工艺在iPhone里头用了3年。

那么3nm工艺会用多久呢？换句话说，人类还需要多久才会进入到“埃米时代”呢？今年4月份的台积电北美技术研讨会上，台积电表示其首代2nm工艺N2预计将于2025年下半年开始量产。按照iPhone每年9月更新，以及芯片设计12－18个月周期的传统，我们基本可以预见2025年的iPhone 17仍然会采用3nm工艺。

还需要考虑到当代代工厂普遍有放卫星的传统——这件事在7nm、5nm和3nm工艺节点上反复上演，与尖端制造工艺难度和成本推升有莫大关联。那么苹果持续4年用3nm工艺也不是不可能。这也的确体现出了摩尔定律的显著放缓。

基于我们对“埃米时代”的定义，从台积电的视角来看，人类进入埃米时代或者看到“埃米工艺”的芯片至少也要等到2026年。

但还有一则关键信息值得一提，在今年初Direct Connect活动上，Intel Foundry宣布Intel 18A工艺已经拿下4个大订单，其中包括有微软。新思和Cadence等EDA企业均表示，针对Intel 18A工艺的开发工具已经准备就绪。新思甚至在会上提到，基于18A的测试芯片各部分实现都很正常，据说有个“大型数据中心客户”已经基于新思的完整流程进行了流片。

如果参考此前Intel立下的豪言壮志——2024年Intel 20A/18A就要准备好量产，2025年预期会有产品上市——那么在Intel视角下，人类进入埃米时代应当是2025年。

抛开Intel也有放卫星的历史不谈，这其中还需要明确一个基本事实：因为工艺节点名称不再指代器件的实际物理尺寸，所以节点数字对代工厂也就不再有约束力。

也就是说，人类尚在270nm节点时代下，270nm是明明白白指代栅极长度的，那么代工厂的器件起码必须满足这一物理尺寸要求。但现在，5nm/3nm工艺不过是个称谓，不同代工厂的5nm/3nm工艺差别就可能非常大了。就像三星的5nm不过是7nm工艺的同代演进，而台积电的5nm工艺却是其7nm工艺的完整迭代。

所以，在此前的财报电话会议上，台积电CEO魏哲家才会评论说台积电N3工艺就能对战Intel 18A。代工厂对基于节点数字所体现“同代工艺”定义上的显著差异，也让“埃米时代”的变数更为多样。

埃米时代的两大关键技术

总括2nm节点的关键技术，当前行业的讨论焦点主要集中在全环绕栅极FET(GAAFET)和背面供电网络(BSPDN)。

前者表现的乃是器件结构变迁，《电子工程专辑》在以往的文章里多有探讨。简单来说，相较于FinFET器件——名为鳍的3D结构穿过栅极，GAAFET器件的这一部分代以横置的多片纳米片，纳米片被栅极环抱，故此得名，这样就能提供更好的沟道控制(图3)。

图3：晶体管结构从FinFET走向GAAFET(纳米片FET)。(来源：Imec)

实际上，三星在2022年下半年宣布量产的3nm(SF3E)工艺上就已经开始采用GAAFET器件结构。然而，一方面似乎到目前为止SF3E都只有一款挖矿币芯片采用，另一方面台积电和Intel都决定从2nm(或20A)工艺开始采用这种晶体管结构，因此可以认为GAAFET是半导体尖端制造工艺进入埃米时代的典型特征。

至于背面供电，可以简单理解为将原本与IO信号互联处于同一侧的供电轨，从晶圆/裸片的正面移到背面，实现供电与IO信号互联较大程度的分离。如此一来，供电与信号互联可做分别优化，降低信号干扰；各自有了更大的空间，从系统角度来看降低了复杂度；供电路径变短，也降低了IR压降效应的影响...

Intel在推进背面供电技术上比较激进，早早就开始宣传自家的PowerVia技术(即Intel的背面供电技术)，预备将其应用于Intel 20A工艺。台积电此前就提过要在N2P节点上应用BSPDN技术，但4月的研讨会上又宣布A16工艺才会用上背面供电，因此也就推迟到了2026年下半年。

三星大约是其中最晚的，2027年预备大规模量产的第四代2nm工艺SF2Z节点，才会做背面供电。而且，AnandTech在报道中说，三星后续的SF1.4可能不会用上这一技术方案。这也能表现出在埃米时代，各家的技术进度差异较大。

但需要指出的是，除了三星BSPDN技术尚未公开过任何细节，台积电和Intel的背面供电方案也存在差异。目前，行业内的BSPDN实现有三个大方向：Imec领导的埋置电源轨(Buried Power Rail)、Intel的PowerVia和台积电的超级电源轨(Super Power Rail)。其中台积电的方案在实现上难度最高——是将供电网络直接连接到晶体管的源极和漏极(图4)。

图4：背面供电技术方案——埋置电源轨与PowerVia的比较。(来源：Intel)

我们认为，BSPDN可能会成为未来三家代工厂争夺的技术高地。在去年的IEDM上，Intel Labs还特别介绍了在BSPDN技术上的新成果——背面触点，即从背面直接为器件供电，供电线路不需要绕行至器件上方。与PowerVia相比，背面触点技术进一步提升性能、节省面积，而且有利于将来CFET结构——也就是晶体管3D堆叠的供电实施。即便这一技术的商用信息未知，但其发展方向是明确的。

另外，与埃米工艺实现配套的还有人所共知的高数值孔径极紫外光(High-NA EUV)等，设备和材料方面共同的技术创新才能够真正推动前端晶圆制造的器件微缩或晶体管密度提升。不过埃米时代，半导体制造技术的另一个关键还在后端(或中道)的先进封装技术上。当摩尔定律迟滞之时，超越摩尔的系统级优化方案才显得尤为迷人。

埃米时代的价值重心变迁

虽然先进封装技术不是2nm及更新的工艺所特有的。但我们仍然认为，先进封装将在埃米工艺时代表现出前所未有的重要性，尖端制造工艺的价值重心会持续转移——2022年《电子工程专辑》杂志的专题文章已经对此做过详细介绍。这从台积电前不久公布的Foundry 2.0计划也能看出端倪。

鉴于台积电财报表现出自2022年以来毛利率的下滑和裹足不前，台积电在2nm工艺量产方面可能面临着前所未有的压力。所以台积电此前就指出，2nm工艺上马之初不会像3nm一样只有苹果这一个客户，更多的客户会在2nm工艺节点有所作为。

魏哲家在财报电话会议上说，预计2nm工艺头两年的流片量将大于3nm和5nm发布前两年的流片量。台积电预计，与3nm/5nm节点相比，其2nm业务进展及客户产品转向该节点的速度都将明显加快，英伟达、AMD和Intel等都有希望成为台积电2nm工艺的首批客户。

虽然要实现这一预期难度不小，但其2024Q2季报呈现出的数字表明，台积电HPC方向的营收占比已经达到52%，而智能手机方向的营收占比则收窄至33%。且从营收增长角度来看，HPC近3年的增速也显著快于智能手机。

Intel目前在18A工艺上公开的少量信息也表明，其早期主要客户都是HPC领域的。这本身就让埃米级工艺的应用范围有所拓宽，而不像过去几年那样，尖端制造工艺前期必仅为智能手机所用。而且我们认为这会成为埃米时代下，前端晶圆尖端制造工艺的新常态(图5)。

图5：半导体制造形如刀刻晶圆。

而HPC芯片对以2.5D/3D为代表的先进封装有着相当的渴求。即便台积电当前已经开足马力做先进封装，产能近三年预计以60%的年复合增长率提升，也仍难以满足客户需要。所以，台积电Foundry 2.0策略的核心就是显著增加封装方面的资本支出(CapEx)，并预期在封装领域拿下更多总潜在市场(TAM)。

这个逻辑的基础是这样的：AI HPC应用对算力的渴求，令芯粒(chiplet)、异构集成和先进封装成为必选项。对于现在的一张数据中心显卡而言，其中的GPU裸片成本在整张卡的BOM占比显著低于以往：更多的物料放在了存储、硅中介层和衬底等先进封装相关的组成部分上。

再往更“系统”层级去看，供电、散热和节点互联等构成，都在价值链上占据越来越重要的地位，因此晶圆制造的价值被稀释。包括台积电Foundry 2.0、Intel IDM 2.0在内的“系统级”代工策略，无疑是对这一趋势的回应。

还是那句话，虽然中道/后端封装与前端晶圆制造的埃米级工艺并没有必然联系，但半导体制造价值链的重心变化，是埃米时代一个不得不提的趋势。晶圆制造之外，更多技术也开始出现在未来芯片的计划表上，例如硅光子——台积电、Intel、三星都有了对应的计划。

三大代工厂的埃米工艺计划

最后简单谈谈现阶段我们所知的台积电、Intel和三星的埃米级工艺计划表，总结如图6所示。鉴于公开资料中尚未有任何与工艺节点技术细节相关的器件物理尺寸和密度等参数信息，我们现在能谈的主要是计划表，以及工艺的“相对”提升。

图6：三大代工厂埃米级工艺上线计划表。

请注意以下提到“开始量产”或“准备好量产”时间并不表示终端产品的面世时间，通常“开始量产”和终端产品问世中间需要一个季度到半年左右。图6中给出的时间线也是指“准备好量产”的时间。

台积电首代N2工艺节点预期2025年下半年开始量产；2026年晚些时间会有N2P改进版、N2X电压加强版工艺跟进。N2全家族工艺的特色除了超级高性能MIM(SHPMIM)电容以外，还在于NanoFlex——可以将不同的单元库用在相同的芯片功能模块上，实现PPA的调优。得益于GAAFET晶体管结构，N2 NanoFlex相比N3时代的FinFlex有着更高的灵活性。

台积电表示，相较于N3E工艺，N2在相同功耗下可提升10－15%的性能，或在相同频率和设计下降低25－30%的功耗；器件密度提升幅度约为15%。N2P相较原版N2节点则会带来相同性能下5－10%的功耗红利。

N2之后进入A16节点，预计面向客户开放的时间在2026年下半年。A16相较N2的一大改进在于采用背面供电技术。台积电在研讨会上说，A16相比N2P在相同电压和设计下，性能可提升8－10%，相同频率和晶体管数量下功耗下降15－20%；密度提升在1.07－1.10倍范围内。台积电强调A16将格外适用于HPC产品，针对复杂信号路由和密集供电网络很有价值。

今年6月份的SFF 2024活动上，三星宣布其初代2nm工艺定名SF2——明年准备就绪，升级版SF2P则将在2026年就绪。同样在2026年准备就绪的还将有特别面向AI和HPC芯片的SF2X工艺节点。

2027年的SF2Z作为三星的第四代2nm工艺则将采用背面供电技术；同年还有个SF2A工艺形态，用于汽车芯片制造。另外，2027年预计准备就绪的SF1.4，也就是三星的1.4nm工艺，当前也在发展路径中。值得一提的是，SF2的设计工具理论上应该已经在今年Q2准备就绪，包括PDK、EDA工具和授权IP。

相对性能提升数据方面，此前三星曾说过SF2节点的窄沟道晶体管的性能，N型提升29%，P型提升46%，宽沟道晶体管的这两个值提升分别为11%和23%。此外，SF2相比于FinFET器件的可靠性提升或器件全局偏差降低了26%，漏电降低约50%。需要注意，这些数字的对比对象是SF3之前的4nm工艺。

图7：基于Intel 7的Meteor Lake芯片晶圆。

Intel的4年5个工艺节点计划——从Intel 7到Intel 4，到Intel 3，到Intel 20A，再到Intel 18A(图7)，则明确了Intel 20A和18A工艺都将在2024年准备就绪，其中Intel 20A理论上应当已经在今年上半年“准备好生产”，IP测试晶圆在fab厂跑过，而下半年则轮到Intel 18A准备就绪。

今年初的Direct Connect活动上，Intel宣布后续会有18A-P工艺(P代表性能提升版)以外，还提到Intel 14A工艺加入计划表——该节点的风险生产时间预计在2026年末，变体14A-E(E表示特性扩展)则会更晚一些。

在节点改进上，Intel前两年公开的数字包括有Intel 20A预计实现15%的每瓦性能提升；Intel 18A作为半代工艺，每瓦性能提升在10%左右；14A尚未公开任何相关性能或功耗优化数字。

年初的活动上，Intel首席执行官Pat Gelsinger在媒体采访中说，Intel对于工艺节点的定义是每个节点需要实现两位数的功耗优化和性能提升，改良型工艺(如后缀增加P或E等)的提升则至少需要5%。这也算是在工艺节点名称没有意义以后，给我们提供的当代尖端制造工艺节点定义的某种线索。

1nm以后的未来

埃米工艺不应当局限在2nm、1.8nm和1.4nm这些工艺节点上。IEEE早在2020年规划的国际元件及系统技术蓝图中预设GAAFET的寿命是3个完整工艺节点。现在看来，这个预估可能有些太过乐观了。

2027年基础GAAFET预计仍然会是主流。但在埃米时代下，器件结构和单元结构还会进一步变化。Imec此前就认为，在GAAFET之后是叉片FET——有堵“墙”将nFET与pFET隔开，让n到p的间隔变得更加紧凑(图8)。

而在更遥远的未来，互补式FET(CFET)结构会占据主流视野——这种结构下，单元或模块层面要做3D折叠：将nFET“折叠”到pFET之上，形成所谓片对片的上下结构，充分利用垂直空间。理论上，CFET能带来50%的面积红利。

图8：Imec眼中的半导体器件结构变化趋势。(来源：Imec)

此外，包括TMD沟道2D材料FET预计还会在后续的埃米时代发展中让摩尔定律发光发热。人类科学与工程的厉害之处，总在于某项技术发展到头之时，会有柳暗花明又一村的缓解方案为行业续命。

就像摩尔定律终结的说辞是从上世纪90年代就开始的。即便现在它的行进的确越来越缓慢，但借助材料变革、器件变形、设计技术协同优化(DTCO)、单元结构变化、封装方式革新和系统优化等不同层面的技术手段，埃米时代仍将在2030年半导体产业价值突破万亿之后持续迈进。

毕竟形如AI这样的应用端新热点，对芯片性能和半导体技术仍然有着疯狂的渴求。

本文为《电子工程专辑》2024年9月刊杂志文章，版权所有，禁止转载。免费杂志订阅申请点击这里。