3D IC半导体设计中的可靠性挑战

3D IC代表了异构先进封装技术向三维的扩展，其设计和可制造性挑战与2D先进封装类似，同时还增加了复杂性。虽然尚未普及，但芯粒标准化计划的出现和支持工具的开发使3D变得更加可行，并为更广泛的参与者带来利润，包括生产规模较小的公司。

3D IC的实施使公司能够将设计划分为功能子组件，并在最合适的工艺节点集成生成的IP。这有助于实现低延迟和高带宽数据移动，降低制造成本，提高晶圆良率，降低功耗，并降低总体费用。这些吸引力的优势正在推动先进异构封装和3D IC技术的显著增长和进步。

在传统IC设计和制造领域，对签核策略的依赖是司空见惯的。代工厂通常在特定工艺的设计规则套件中提供设计规则、LVS和可靠性平台。然而，这种传统方法并不适用于3D IC的高级异构封装。与传统IC不同，3D IC包含多层和多种工艺，这对单层上所有元器件均共面的假设提出了挑战。3D IC中元器件的垂直堆叠带来了复杂性，使得半导体和IC封装设计工程师难以评估采用不同工艺技术的元器件之间的相互作用，并确定哪些相互作用应优先考虑。

为了确保可制造性和可靠性，我们不能依赖代工厂或外包半导体组装和测试(OSAT)供应商提供的通用设计套件。相反，我们需要从3D IC设计师的角度获取信息。需要规划工具来协助封装架构师做出布局规划决策，并将这些信息提供给半导体和IC封装设计工程师。这些信息应包括元器件的垂直堆叠方式，而不仅仅是它们的一维布局。我们还必须将特定元件的检查与各个层定义分开，因为不同的工艺对于类似的结构可能会有不同的层数。可以使用3D IC原型设计和规划工具尽早提取这些信息。

规划和布局规划工具在确保组装架构正确对齐和可制造性方面发挥着至关重要的作用，而在片上系统(SoC)领域，这项任务传统上是由设计规则检查(DRC)来完成的。但是，仅仅依靠DRC并不能保证预期的功能。幸运的是，布局与原理图(LVS)分析具有双重目的，不仅能确认可制造性，还能验证布局是否准确表达了预期的电气结构和行为。与在执行前进行网表编制和仿真的传统方法不同，LVS会对所有芯片、层和器件进行详细分析，以验证它们与预期设计的一致性。该过程需要一个源网表(通常称为“黄金网表”)来进行准确比较。

然而，3D IC给LVS分析带来了挑战，这主要是因为其中包含了中介层这种LVS通常无法处理的无源元件。与有源器件不同，无源元件缺乏电气行为，对电路功能没有影响，这使得依赖于引脚电气连接知识的传统LVS方法变得更加复杂。此外，在3D IC中有意集成电容器、电阻器和光子元件等无源元件也增加了一层复杂性，需要了解各种导线位置和材料信息。

3D IC集成所必需的新元器件的引入会给系统带来额外的寄生效应。这些寄生效应会影响各种行为方面(例如延迟、噪声、信号完整性和功率)，从而影响满足系统设计要求的能力。为了全面了解它们的影响，必须对这些元器件相关的寄生效应进行准确有效的建模。此外，垂直堆叠的3D IC元器件(包括芯片和中介层)的密度更高、距离更近，也进一步影响了它们的寄生效应。

提取方法和工具的选择取决于在性能和精度之间找到适当的平衡。要实现更高的精度，就需要采用更复杂的模型和更先进的工具。基于规则的工具在提供高性能方面表现出色，而基于场解算器的工具则优先考虑准确性。在处理硅通孔(TSV)寄生效应时，可以使用代工厂的测量和内部全波求解器开发准确的TSV模型。通过基于规则的工具，可以在互连寄生参数提取过程中高效集成这些模型。然而，这些工具在处理TSV耦合方面遇到了挑战。虽然参数化表可用于耦合电阻和电容，但也有局限性。全波求解器提供了更高的精度，但速度太慢，无法在实际设计中处理大量TSV。因此，理想的解决方案是专门的场求解器，它既精确又快速，足以完成整个TSV集的提取。

3D IC的实现可以采用两种方法：硅连接或有机连接，每种方法都有各自的优势和挑战。基于硅的3D IC结构是使用布局和布线工具创建的，适用于高密度设计，但仅限于处理正交形状。相反，基于有机的3D IC结构则是利用类似于传统的PCB导向工具的工具。

所选技术对信号完整性分析所采用的方法和工具有很大影响。在硅片设计中，布局布线工具的数据流通常采用GDS格式，缺乏传统信号完整性和电磁(EM)工具所需的细节。这一缺陷导致需要额外的手动提取步骤，从而延长了分析过程并限制了迭代次数。虽然数据表示给硅片设计中的电磁提取带来了挑战，但专用的寄生参数提取工具可以帮助缓解这些问题。

相反，有机工具更符合PCB导向的方法，在设计数据库中包含更多的原生智能数据，例如网络名称和各种结构类型。这一特性缩短了寄生参数提取的设置时间，使该过程更不容易出错。它将提取和分析进一步推向设计过程的更上游，有助于根据寄生参数影响及早识别芯片封装布局规划中的必要更改。通过在正确的阶段利用适当的分析功能，设计人员可以在流程的早期阶段进行精度和性能权衡，从而对总体设计的签核充满信心。这种积极主动的方法使设计人员能够提前利用3D IC设计的优势。

欲了解更多信息，请下载电子书：“Ensuring 3D IC Semiconductor Reliability: Challenges and Solutions for Successful Integration”(确保3D IC半导体可靠性：成功集成的挑战和解决方案)。

（原文刊登于EE Times美国版，参考链接：Reliability challenges in 3D IC semiconductor design，由Franklin Zhao编译。）

本文为《电子工程专辑》2024年8月刊杂志文章，版权所有，禁止转载。免费杂志订阅申请点击这里。