台积电推120x120mm 超大封装尺寸技术，计划 2027 推出

4 月 28 日，电子工程专辑讯，台积电（TSMC）近日在北美技术研讨会上宣布，公司正在研发 CoWoS 封装技术的下个版本，可以让系统级封装（SiP）尺寸增大两倍以上，实现 120x120mm² 的超大封装，功耗可以达到千瓦级别。

根据台积电官方描述，新一代CoWoS 封装技术采用的一种创新硅中介层，其尺寸是光掩模（Photomask，也称 Reticle，大约为 858 平方毫米）是 3.3 倍。

这一设计不仅能封装逻辑电路，还能集成8个HBM3/HBM3E内存堆栈、I/O接口以及其他芯粒(Chiplets)，总面积最高可达到2831 mm²，而基板的最大尺寸则为80x80 mm²。有消息称，AMD的Instinct MI300X以及Nvidia的B200都已经开始采用这一先进技术，B200比MI300X更大。

台积电已经制定了明确的研发路线图。他们计划在2026年开始投产下一代名为CoWoS_L的技术，其硅中介层尺寸将进一步扩大，达到光掩模的5.5倍。新一代技术将能封装更多的逻辑电路、12个HBM3/HBM3E内存堆栈、I/O接口以及其他芯粒，总面积有望提升到4719 mm²。

此类 SiP 还需要更大的基板，根据台积电的PPT，他们正在考虑 100x100mm²。因此，此类处理器将无法使用 OAM 模块。

台积电的研发计划并未止步于此。他们已经在为2027年做好了布局，计划进一步推进CoWoS封装技术，目标是让硅中介层尺寸达到光掩模的8倍以上，提供高达6864平方毫米的封装空间。这将能封装4个堆叠式集成系统芯片(SoIC)，以及12个HBM4内存堆栈和额外的I/O芯片。

这样的封装密度和性能，无疑将推动半导体行业的技术发展迈向新的高度，也会带来巨大的功耗——高达数千瓦，需要非常复杂的冷却技术。台积电还预计此类解决方案将使用 120x120mm² 基板。

有趣的是，今年早些时候，博通（Broadcom）也展示了一款定制 AI 处理器，具有两个逻辑芯片和 12 个 HBM 内存堆栈。网上没有找到这款产品的具体规格，但它看起来比 AMD 的 Instinct MI300X 和 Nvidia 的 B200 更大，比台积电计划这款略小。

补充阅读：CoWoS结构及技术分类介绍

CoWoS（Chip On Wafer On Substrate）是台积电的一种 2.5D 先进封装技 术，由 CoW 和 oS 组合而来：

先将芯片通过 Chip on Wafer（CoW）的封装制程连 接至硅晶圆，再把 CoW 芯片与基板（Substrate）连接，整合成 CoWoS。核心是将 不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。在硅中介层中，台积电使 用微凸块（μBmps）、硅通孔（TSV）等技术，代替了传统引线键合用于裸片间连 接，大大提高了互联密度以及数据传输带宽。CoWoS 技术能够提高系统性能、降 低功耗、缩小封装尺寸，也为台积电在后续的封装技术保持领先奠定了基础。

根据采用的不同的中介层，台积电把 CoWoS 封装技术分为三种类型——CoWoS-S、CoWoS-R以及 CoWoS-L。

CoWoS-S（Silicon Interposer）即 2011 年首次亮相的用硅（Si）衬底作为 中 介 层 的 先 进 封 装 技 术 （ chip-on-wafer-on-substrate with silicon interposer），提供广泛的中介层尺寸、HBM 立方体数量和封装尺寸，可以实现大 于 2X 的光罩尺寸（1,700mm2），中介层集成了领先的 SoC 芯片和四个以上的 HBM2/HBM2E 立方体。在过去，“CoWoS”一般即指以硅基板作为中介层的先进封装 技术。

CoWoS-S 从 2011 年的第一代升级到 2021 年的第五代，第六代技术有望于 2023 年推出，将会在基板上封装 2 颗运算核心，同时可以板载多达 12 颗 HBM 缓 存芯片。第五代 CoWoS-S 技术使用了全新的 TSV 解决方案，更厚的铜连接线，晶 体管数量是第 3 代的 20 倍。它的硅中介层扩大到 2500mm2，相当于 3 倍光罩面 积，拥有 8 个 HBM2E 堆栈的空间，容量高达 128 GB。并且，台积电以 Metal Tim 形式提供最新高性能处理器散热解决方案，与第一代 Gel TIM 相比，封装热阻降 低至 0.15 倍。

CoWoS-R（RDL Interposer）是使用有机基板/重新布线层（RDL）替代了硅 （Si）作为中介层的先进封装技术。CoWoS-R 采用 InFO 技术使用 RDL 作为中介 层并为 chiplets 之间的互连提供服务，特别是在 HBM（高带宽存储器）和 SoC 异 构集成中。RDL 中介层由聚合物和铜走线组成，机械灵活性相对较高，这种灵活 性增强了 C4 接头的完整性，并允许新封装可以扩大其尺寸以满足更复杂的功能 需求。

CoWoS-L是使用小芯 片（chiplet）和 RDL 作为中介层（硅桥）的先进封装技术，结合了 CoWoS-S 和 InFO 技术的优点，具有灵活的集成性。CoWoS-L 使用内插器与 LSI（本地硅互连） 芯片进行芯片间互连，以及用于电源和信号传输的 RDL 层，从 1.5 倍 reticle interposer 尺寸和 1 倍 SoC+4 倍 HBM 立方体开始，并将向前扩展，将包络扩大 到更大的尺寸，以集成更多芯片。

CoWoS-L 服务的主要功能包括：第一，LSI 芯片，用于通过多层亚微米铜线实现高布线密度晶粒互连。LSI 芯片 可以在每个产品中具有多种连接架构（例如 SoC 到 SoC、SoC 到 chiplet、SoC 到 HBM 等），也可以重复用于多个产品。相应的金属类型、层数和间距与 CoWoS-S 的 产品一致。第二，基于成型的中介层，正面和背面具有宽间距的 RDL 层，TIV（通过中介层 通孔）用于信号和功率传输，可在高速传输中提供低高频信号损失。第三，能够在 SoC 芯片下方集成其他元件，例如独立的 IPD（集成无源器件）， 以支持其与更好的 PI/SI 的信号通信。