千倍性能提升，从EDA开始

社会数字化转型与摩尔定律放缓，是EDA与IC设计行业变革的契机，越来越多的系统级企业开始有更迫切、更定制化的芯片设计需求。与此同时，地缘政治与全球范围内的行业不确定性，令区域性的EDA企业有了不同以往的发展机会，加上芯片有着上云、chiplet与异构化、DSA化等诸多发展趋势，未来芯片的千倍性能提升成为目标。在IIC Shanghai 2024国际集成电路展览会暨研讨会同期举办的“EDA与IC设计论坛”上，我们深刻的感受到了这些趋势。

打造从芯片级到系统级的全栈式智能

半导体行业正在经历一场复兴，5G、自动驾驶、超大规模计算和工业物联网强劲增长的背后，是人工智能(AI)和ML的大规模应用。同时，新应用和新技术间的相互依赖性，正在产生对更强计算、更多功能、更快数据传输速度的需求，使得今天的电子产品中采用了越来越多的芯片，而且下一代芯片的生产必须更快、更智能，这一趋势永无止境，导致工程人员超负荷工作，迫切需要借助更有力的支持来跟上市场需求。

回顾芯片设计自动化的发展简史。不难发现，从完全自定义布局、标准单元和原理图网表，到RTL综合、自动化布局布线，为了不断释放开发者的生产力，增加计算能力，支持更大、更复杂的设计，EDA行业前行的脚步从来都没有停止过。而EDA行业的下一步，将是进入机器学习的年代！尤其是面对现在动辄数百亿颗晶体管的芯片设计规模，如果没有AI/ML的辅助，当前的设计方法学只会面临越来越严峻的设计挑战。

Cadence资深产品技术销售经理万理表示，Cadence作为全球EDA行业的领导企业，在业内第一个推出了全面的“芯片到系统”AI驱动的EDA工具平台Cadence JedAI Platform，包括Verisium验证、Cerebrus物理实现、Optimality系统优化、Allegro X AI系统设计及Virtuoso Studio模拟开发设计等五大平台和分别对应的AI加持的EDA工具。通过JedAI这个统一的数据平台，可以有效地进行数据的存储、分类、压缩和管理，推动EDA工具和设计流程的自我学习优化，从而实现生产力的极大提升以及功耗、性能和面积(PPA)的进一步优化。

Cadence资深产品技术销售经理万理

以Cerebrus为例，作为Cadence首款基于机器学习的数字实现工具，Cerebrus在客户超过200款芯片流片过程中的战果辉煌，如在3nm多核CPU IP的漏电优化中提升38%、5nm GPU设计效率提升8倍、7nm智能驾驶SoC时序优化提升60%等。

随着 SoC 复杂性不断提高，验证往往比其他工程任务更加消耗算力和人力，如何缩短验证周期已成为产品按时上市的关键。通过部署Verisium平台，汇集所有波形、覆盖率、报告和日志文件等验证数据于 JedAI 平台中，在此平台上建立机器学习模型和发掘更多特定指标，进而将其应用于全新系列工具上，从而极大地提高验证工作效率。

此外，一直以来PCB设计中的布局布线是一个耗时的手动过程，且影响上市速度。而 Cadence推出的Allegro X AI技术，可自动执行器件摆放、金属镀覆和关键网络布线，并集成了快速信号完整性和电源完整性分析功能，为当前高速、高密度、多层的复杂 PCB 设计布线提高了生产力、优化了质量。

开创芯片敏捷设计之路

芯易荟(ChipEasy)公司副总裁张卫航在发表题为《用C语言设计DSA，开创芯片敏捷设计之路》的演讲时指出，芯易荟开发的FARMStudio™是一款以C语言描述，基于RISC-V基础指令集的专用处理器生成工具，可针对密集计算和复杂数据处理的应用场景，赋能工程师自由探索计算架构，优化PPA，快速收敛至最佳设计。

芯易荟(上海)芯片科技有限公司副总裁张卫航

该工具内嵌面向丰富应用场景的DSA设计范式，便于客户快速集成、优化和验证DSA处理器，突破传统IP能效上限，并以更低的成本适应算法与产品的持续迭代，可广泛应用于定制针对视觉、AI、通信、音频、DPU、工业控制等领域的处理器解决方案，助力芯片设计公司高效自研IP。

之所以瞄准领域专用架构(DSA)，张卫航解释称，随着智能计算需求的不断增长，传统的通用性芯片正在向专用领域处理器芯片转变，这为专用处理器应用场景提供了更多可能性，但也对芯片研发的效率提出了更高的挑战。在专用处理器规模指数式上升和面市时间快速缩短的双重压力下，如何快速生成专用处理器，成倍提升处理器设计效率，加速产品迭代已成为在市场制胜的关键。 

另一方面，传统的设计流程从算法功能拆分、架构设计、编码性能优化到应用层功能验证，必须循序渐进，在算法初期就要定义芯片的功能，且修改难度大。FARMStudio基于FARM设计方法学，参考DSA设计范式，可方便的针对不同应用，进行不同架构下处理器的性能探索，用户仅需在软件中输入基础核、超级指令、预置模板三项数据，便可分钟级自动生成符合使用者功能、性能描述的处理器硬件及软件工具链，并提供相关FPGA开发验证平台。RTOS、相关数学库及应用层软件包也可一并交付，可最大程度缩短产品上市时间，提高竞争力。

如何使用ECO技术降本增效?

这是奇捷科技CEO、CTO、联合创始人魏星演讲的主题。那么，什么是Functional ECO？按照官方给出的解释，Functional ECO是一种快速变更ASIC电路功能的设计方法，其通过在当前电路中增加一个很小的补丁逻辑的方法对电路进行逻辑功能变更，从而避免对电路进行完全重新设计。与动辄需要几个月时间的重新设计相比，只需几天的Functional ECO显然更值得被采用，因为它可以确保项目周期、避免项目交付大幅延期从而造成各种不可预估的损失。

奇捷科技CEO、CTO、联合创始人魏星

“ECO可以有效的保证一个项目的进度，可以拯救已经流片的错误芯片，无需重新流片即可升级换代。”在魏星列举的一个设计实例中，EasylogicECO解决方案采用独特的逆向工程分析技术，可以从电路中找出被打散的乘法器边界，配合人工操作，最终只需要增加700逻辑单元，时序可以顺利收敛。

据介绍，EasylogicECO使用了独创的全自动算法可以快速生成最小最优化的补丁逻辑，除了可以满足RTL的逻辑功能改动外，同时还可以兼顾其他设计要求，如支持扫描链拼接更新、保持低功耗设计约束、生成补丁考虑物理实现时的时钟树和布线延迟等。

EasylogicECO的解决方案不仅功能强大，且工具易于使用，运行时间短，目标是帮助设计团队无需迭代，最快时间完成从 RTL 更改到最终布局布线阶段时序收敛的ECO任务。较短的完成时间还可以进一步允许设计团队尝试不同的 RTL 编码方法来找到合适的ECO结果，大大提高ECO的成功率。

高精度通用EDA平台，助力探索未来世界

巨霖科技成立于2019年3月，目前已经在高速信号完整性仿真(传统信号完整性仿真、并行接口仿真、串行接口通道仿真等)、电源设计、仿真、验证平台实现突破。巨霖科技创始人兼董事长孙家鑫在演讲时强调称，公司具有完全自主知识产权的TJSPICE产品，其精度与效率全面达到或领先业界标杆，填补了国内EDA行业该领域的空白。

巨霖科技创始人兼董事长孙家鑫

• 高精度电路仿真引擎TJSPICE

这是一款可作为业界精度标准的通用型电路SPICE仿真工具。基于巨霖自主研发的TrueSpice仿真和分析算法，TJSPICE支持从晶体管级到系统级的所有常用电路和器件，可广泛用于从Foundry建模建库、晶体管级电路仿真到板级系统的信号完整性分析等场景。同时，TJSPICE支持主流SPICE 格式，可以无缝集成到用户现有芯片设计和系统设计流程中。

器件模型是优秀SPICE仿真器的核心所在。TJSPICE提供强大的器件模型支持，覆盖了从经典器件模型到最先进的器件模型。无论是最新技术节点上的CMC标准化模型(BSIM、PSP、HiSIM等)，还是为特定应用设计的器件模型，均已验证表明：受益于最先进的器件模型实现算法，TJSPICE不仅具有与当前行业精度标准SPICE工具同样的精度，在仿真效率上也更加出色。

• 高速信号完整性解决方案SIDesigner

SIDesigner是一款基于图形用户界面(GUI)的通用电路仿真平台，内置行业标准型SPICE引擎，专注于信号和电源完整性应用。在SIDesigner中，用户可以通过简单的拖放操作来实现信号完整性或电源完整性仿真，其易用性使初学者可以快速熟悉信号完整性和电源完整性分析流程，节省了大量的流程设置时间。此外，它还支持使用通用电路元件进行通用电路仿真。

• 高精度批量后仿真解决方案HobbSim

高效的信号批处理功能和灵活的查看编辑功能，是HobbSim的核心看点。据介绍，HobbSim支持并行(最多16核)仿真多条信号线，可通过.xlsx表格批量编辑网络模型及激励设置，引脚选焊；支持拓扑图查看和器件修改，以及层叠、拓扑连接、过孔等信息的查看和编辑。此外，内容丰富的一键报告功能(.html)和功能丰富的波形显示器，不易出错。对比数据显示，1个人1套HobbSim License和15套TJSPICE License，工作1.5天可完成投板。

• 电路设计与仿真解决方案 PowerExpert

PowerExpert是一款基于图形化交互界面的电源电子系统设计和仿真工具。它支持各种用户自建的宏观器件模型、行为级模型以及磁性器件模型、功率二极管、BJT、MOSFET、IGBT等模型，且支持电源电子领域常用的AC、DC、瞬态、零极点、传递函数、灵敏度、噪声等分析模式。通过PowerExpert电源系统设计，工程师可方便地构建电源系统进行全面的系统性能评估、优化系统可靠性及稳定性，加速产品研发、迭代过程。

赋能电源完整性设计

在谈及电源完整性(PI)话题时，芯和半导体技术支持总监苏周祥指出，电源完整性设计的目标，是为负载芯片提供干净稳定的电压，把负载芯片电压波动(DC&AC)控制在芯片SPEC内，同时避免电源噪声干扰信号。而电源网络的主要噪声来源则来自三方面：1，供电模块(VRM)自身的开关噪声；2，电源网络存在R/L/C寄生参数；3，负载电流突变从芯片上带出的电压波动。

芯和半导体技术支持总监苏周祥

当前，随着系统高密小型化、大功耗趋势发展，电源完整性设计面临更大风险和挑战：

• 高密小型化：

—没有足够的空间设计电源平面通道，导致压降和通流风险。

—没有足够空间布局去耦电容，需要优化滤波方案。

• 低压大电流：

—电压波动会更加剧烈芯片可容忍的压降进一步变低，对噪声更加敏感。

—EMI问题：大电流和快速开关动作会产生电磁干扰，可能对其他电路造成影响，如数据错误或通信中断等。

—Fanout区域平面碎片化铜皮，via，bump等可能存在通流瓶颈。

• 针对PI的评估测试手段有限:  

—传统通过经验判断已经不再适用，特别是缺少对封装、DIE 上PDN模拟测试手段。

因此更需要进行电源完整性仿真和精细化设计，优化滤波电容方案和布局，同时规避电磁干扰。

在该背景下，芯和电源/信号完整性及电热协同仿真解决方案Notus提供了一整套仿真流程，包括电源DC/AC分析、去耦电容优化、信号拓扑提取、互连模型提取和热分析等多个场景应用，解决信号完整性、电源完整性、热和应力等方面的问题。值得一提的是，该方案采用了完全自主开发的仿真引擎和AI驱动的网格剖分技术，应用场景涵盖FCBGA、FCCSP、HBPOP、FCLGA、WBBGA、INFO、WLCSP、SIP、PCB等多个领域。