第三届上海临港全球半导体大会：Chiplet与先进封装技术论坛演讲概要

在最近举行的第三届上海临港全球半导体大会上，Chiplet与先进封装技术论坛成为大会最为吸引人的论坛之一，这已经成为半导体业界值得关注的热点。那么，Chiplet与先进封装技术能否延续摩尔定律而成为未来10-30年持续提升计算性能密度和能效的可行技术呢？这对中国半导体的未来发展有什么启发和机遇？

本次论坛邀请到半导体封测、Chiplet及互联设计，以及先进封装的多物理仿真等技术领域的专家为现场观众带来了一场最新的Chiplet与先进封装技术和市场趋势讲座。现将这六位演讲嘉宾的主题演讲概要汇总如下。

• 徐冬梅：中国半导体行业协会封测分会秘书长
• 郑刚：长电汽车电子事业部副总裁兼长电汽车电子上海有限公司总经理
• 徐刚：芯瑞微（上海）电子科技有限公司常务副总裁
• 祝俊东：奇异摩尔产品及解决方案副总裁
• 黄晓波博士：芯和半导体技术市场总监
• 陈银龙：芯原芯片定制事业部封装工程副总裁

先进封装四要素：RDL、TSV、Bump和Wafer

中国半导体行业协会封测分会秘书长徐冬梅女士首先总结和展望了全球半导体及封测市场现状及2024年趋势。据Yole统计，2021年全球先进封装市场中，倒装技术（Flip Chip）占比最高，包括FC Ball Grid Array (FCBGA)、FC Chip Scale Packaging (FCCSP)和FC Systems-in-Packages (FC-SiPs)，共占据先进封装70%左右的市场份额。预计2021年到2027年间，Embedded Die (ED) in laminate substrates、2.5D/3D和Fan-Out技术会取得较高的年复合增长率，分别为24%、14%和11%。

业界以是否采用焊线来区分先进封装与传统封装，先进封装包括倒装（FlipChip）、凸块（Bumping）、晶圆级封装（Wafer level package）、2.5D封装（interposer和RDL等）、3D封装（TSV）等非焊线形式。传统封装的功能主要在于芯片保护、尺度放大、电气连接三项功能，而先进封装和SiP在此基础上增加了三项新功能：提升功能密度、缩短互联长度、进行系统重构。

先进封装有四大素，分别是指RDL、TSV、Bump、Wafer。任何一款封装，如果具备了四要素中的任意一个，都可以称之为先进封装。在先进封装的四要素中，RDL起着XY平面电气延伸的作用；TSV起着Z轴电气延伸的作用；Bump起着界面互联和应力缓冲的作用；Wafer则作为集成电路的载体以及RDL和TSV的介质和载体。如图所示为先进封装四要素的功能示意图。

Bump是一种金属凸点，从倒装焊Flip Chip出现就开始普遍应用了。Bump的形状也有多种，最常见的为球状和柱状，也有块状等其他形状。Bump起着界面之间的电气互联和应力缓冲的作用，从Bond Wire工艺发展到Flip Chip工艺的过程中，Bump起到了至关重要的作用。随着工艺技术的发展，Bump的尺寸也变得越来越小，下图显示的是Bump尺寸的变化趋势。

RDL（Re-Distribution Layer）重布线层，起着XY平面电气延伸和互联的作用。在晶圆表面沉积金属层和相应的介质层，并形成金属布线，对IO端口进行重新布局，将其布局到新的、占位更为宽松的区域，并形成面阵列排布，如下图所示。

在Wafer上可制作硅基板实现2.5D集成，同时可用于WLP晶圆级封装，作为WLP的承载晶圆。从FIWLP、FOWLP到2.5D集成和3D集成，基本都是在Wafer基础上进行的。

TSV（Through Silicon Via）硅通孔，其主要功能是Z轴电气延伸和互联的作用。TSV按照集成类型的不同分为2.5D TSV和3D TSV，2.5D TSV指的是位于硅转接板Inteposer上的TSV；3D TSV是指贯穿芯片体之中，连接上下层芯片的TSV，如下图所示。

车载高性能芯片的封装趋势

长电科技汽车电子事业部副总裁郑刚先生就先进封装技术在汽车芯片中的应用前景进行了探讨。汽车ADAS传感器芯片（包括雷达、Lidar和CIS等）目前主要采用QFN、FO-WLP和FCCSP等封装形式；而车载高性能芯片（包括CPU/AI/存储器等）目前主要采用QFP、BGA和FCBGA等封装形式。预计2025年及以后将更多采用系统级封装（SiP）和2.5D先进封装形式。

通过异构集成实现出色的车载芯片封装解决方案面临的挑战包括：

1. 封装良率：多种芯片在一个封装中，增加封装复杂度，降低封装良率；
2. 测试成本：最小化废料损耗, 测试成本增加；
3. 水平和垂直尺寸：在给定的模块/SiP中可封装多少颗芯片存在局限性，成本？
4. 业务模式：芯粒来自多个模块供应商，谁将负责什么？
5. 性能影响：如果单颗芯片小于一个Reticle尺寸，将单颗芯片拆分，势必降低整体性能。

同时，我们也看到异构集成的封装方案带来的优势：

1. 更低研发成本：使用更高或更低的工艺节点；
2. 低晶圆成本：混合低制程节点和高制程节点；
3. 提升芯片良率：分割芯片显著提高芯片良率；
4. 缩短上市时间：IP复用和活用制程节点可缩短上市周期；
5. 散热性好：相比单颗芯片，拆分芯片将减少热的产生；
6. 更宽泛的供应链：芯粒可以使用更多供应商。

长电科技的2.5D/3D高性能封装线路图如下：

采用硅桥设计的2.5D RDL方案由于具有成本和良率优势，可替代2.5D TSV Si Interposer。2024年以后, 2.5D UHD RDL技术应用将在数据中心、高速互联、车载应用和市场上显著提升。

JCET XDFOI开发路线图如下图所示：

Chiplet实现的技术挑战：多物理场仿真

Chiplet采用先进封装，利用小芯片的组合代替大的单片芯片，借助小芯片的可重用性和高良率等优势可以有效降低芯片设计和制造成本。先进封装是Chiplet实现的关键，主要包括从2D走向2.5D和3D；功能密度高，互连走线短，体积占比小，物理性能好；3DIC异构集成优势显著，使能Chiplet；CPO光电芯片/模组一体化。

晶圆代工和封测厂商已推出多种Chiplet先进封装方案，其中CoWoS最受热捧。

然而，Chiplet技术面临诸多挑战，比如：

1. 端口设计及标准化：保证芯粒间数据高速传输
2. IP复用及封装复用：实现成本最优化
3. Chiplet-Package Co-design：在差异化封装方案中寻求成本-性能最优化
4. 测试设计及KGD（确好芯片Known Good Die）保证：系统集成特性保证
5. 超高密度互连技术：短距离及大通道以满足高速信号传输需求
6. 大尺寸封装技术：良好的翘曲及内应力控制能力
7. 高密度芯片堆叠技术：特别是混合键合堆叠能力
8. 散热技术：新型散热材料及结构以满足大算力、高功耗需求。

具体在3D异构集成的先进封装实现方面，面临的主要挑战包括：互连、散热、良率、翘曲、无源器件集成、寄生效应、可靠性和成本等。

芯和半导体技术市场总监黄晓波博士介绍了其Chiplet设计EDA多物理场仿真平台，这是一个集信号、热、多物理场仿真的完整解决方案。

该平台的主要特点如下：

1. 包含多项专为3DIC Chiplet量身定做的硬核技术，比如跨尺度电磁仿真引擎、多核并行云计算技术、定制化网格技术；
2. 大容量电磁仿真求解器，可实现芯片-中介层-封装联合电磁仿真；
3. 大容量跨尺度引擎提供顶尖的仿真速度和效率；
4. 内置多种参数化走线与过孔模板；
5. 信号完整性分析可确保高速通道传输性能；
6. 电源完整性分析可实现电源供电网络设计优化；
7. 电热与应力一体化分析助力快速准确评估可靠性；
8. 内置HBM接口与Chiplet互联协议标准，提高设计仿真效率。

Chiplet实现的技术挑战：热仿真

芯瑞微（上海）电子科技有限公司常务副总裁徐刚专门针对热仿真挑战做了详述，并给出了自主开发的国产热仿真解决方案。首先，3D IC/Chiplets等先进结构和封装技术要求更细致的仿真尺度。在先进芯片结构和先进封装技术高速发展的今天，诸如3D IC设计和Chiplets设计等封装结构越来越复杂，尺寸越来越精细，热点越来越集中。而传统的电子散热仿真软件由CFD程序发展而来，网格多采用正交六面体网格，且网格尺寸具有一定的限制，在处理传统封装时或采用几何简化措施，或采用多级网格处理，但无论哪种方式，都会损失几何的精度和仿真精度。在3D IC和Chiplet设计中，封装内部温度和热点问题尤为突出，传统的CFD仿真模式根本无法模拟精细结构的温度场。

其次，虽然内部结构越来越复杂，但对热仿真效率要求却越来越高。Chiplet内部的结构越来越复杂，热源越来越多，其分布和尺寸越来越接近物理极限，虽然摩尔定律逐渐放缓，但是传统的FEM/FVM方法计算热仿真的效率也有极限。从芯片封装角度考虑，如果一个芯片有数十个乃至上百个热源powermap，同时仿真又需要兼顾PCB结构和芯片封装结构的细节，如果需要计算内部的温度分布，仿真所耗费的资源和时间将呈现指数级别的增长，对仿真的效率提出了严峻的挑战。

针对这些挑战，芯瑞微开发出国产自主的电子散热仿真工具TurboT，主要面向如下应用场景：

• 芯片封装级热仿真分析场景
• PCB系统级热仿真分析场景
• 设备级电子散热仿真分析场景

可实现的热相关仿真物理场：电子设备外部对流换热仿真、射换热仿真、芯片/PCB结构导热仿真、芯片/PCB结构热应变和热应力仿真。

TurboT具备通用的芯片封装设计导入功能，已开发读入IPC2581格式，可完成MCM/SIP文件的转化读入，包括芯片封装几何细节和散热几何设计细节等呈现；供芯片封装的对象几何建模，包括Mold/Lid/Heatsink等影响芯片封装散热的几何结构；供多种热源/边界条件设置，包含体积热源、面热源、环境温度设置等；供精细的网格划分技术，精确到芯片package substrate设计细节的网格自动剖分技术；熟的结构导热、对流换热、热辐射的高精度高效率求解器，对热流固耦合问题具备精确的求解分析能力。

此外，芯瑞微以多物理场仿真为核心，还提供其它EDA工具，包括：三维电磁仿真软件ACEM、直流电源分析Physim DC、电热耦合仿真工具Physim ET等。

大算力芯片性能提升的瓶颈：互联

生成式AI对高性能计算和大算力芯片的强劲需求迫使芯片厂商和系统厂商寻求持续提升芯片性能的方法。奇异摩尔产品及解决方案副总裁祝俊东在演讲中给出了两个方案：

1. 持续提升芯片性能：可以通过增加晶体管密度和芯片面积、提升芯片内传输效率和计算效率，以及突破存储墙等方式实现，涉及到的技术包括先进工艺、Chiplet、3DIC、异构集成和存算一体等。
2. 持续提升系统性能：可以通过增加计算规模，提升Cluster内部和之间的传输效率，以及降低传输负载等方式实现，涉及的技术包括超大规模集群、Chip2Chip Direct、无损数据传输RDMA、Workload & Storage Acceleration等。

然而，无论采取哪种途径，都会遇到新的瓶颈：互联。解决方案在于Chiplet和网络加速技术。奇异摩尔以互联为核心，基于Chiplet架构和高性能RDMA技术，提供全链路高性能互联产品及解决方案。其核心产品如下：

最近，奇异摩尔与台湾联电和智原科技联合发布了2.5D/3DIC 整体解决方案，将基于晶圆对晶圆 3DIC 堆叠封装平台，为行业提供 2.5D interposer 及 3DIC “从设计、封装、测试至量产的全链路服务”。

Chiplet互联标准与2.5D封装协同设计

芯原芯片定制事业部封装工程副总裁陈银龙介绍了几个目前主流的Chiplet互联标准，包括BoW和UCIe等。Die to Die接口bump 布局涉及BoW (FLC)、UCIe标准封装和UCIe先进封装，bump pitch（凸起间距）范围从110um到60um和25um不等。

基于BoW接口标准的扇出封装是一种低成本方案，其最大尺寸为24mm*24mm，支持1或2个RDL层（厚度<1mm）；对于UCIe接口的标准封装，以基于FCBGA的有机衬底封装为例，可支持12层衬底，最大可扩展到20层，最大尺寸为100mm*100mm；对于UCIe接口的先进封装，以带FO和Si Interposer的2.5D封装为例，FoCoS（Fan Out Chip On Substrate）封装的Bump Pitch为55-60um，Fan Out Interposer为2-4 RDL层（2-5um metal width）。CoWoS（Chip On Wafer On Substrate）封装的Bump Pitch为25-55um，Si-Interposer为3-5 Metal Layer（<1um metal width）。

低成本的扇出型封装将加速Chiplet标准化和普及化，因为扇出型封装的价格向标准封装靠拢，而带宽瞄准先进封装，比如2-5um线宽 vs 基板10-20um；RDL层数 2-4层 vs 基板 12-20层；更小的芯片摆放间距提升性能；更紧凑的体积占比等。

芯原在2.5D封装协同设计开发方面具有如下能力：

• 协同设计：Bump pattern设计、Interposer pattern设计、FCBGA ball pattern&基板设计；
• 协同仿真：Interposer/封装基板模型提取、Chiplet1-interposer-Chiplet2 信号/眼图分析、
• 其他高速链路信号质量或者眼图分析、电源完整性分析；
• 供应链：Chiplet准备、Interposer 流片制造、Interposer 处理 (TSV or Fan out加工 & 2.5D制作)、基板制造和封装等。

论坛最后的圆桌讨论主题是：先进封装能否延续摩尔定律的持续有效性？圆桌嘉宾与现场观众进行了深入的互动交流。