五箭齐发，合见工软“新国产EDA多维演进战略”雏形已现

随着“新国产EDA多维演进战略”以及多款全新国产自主自研EDA与IP产品的发布，成立短短两年半时间的合见工软完成了从数字验证切入，到跨越数字验证、数字实现、系统级工具、IP方案多个维度、多产品线并行研发，构筑起“芯片-软件-系统-应用”的芯片与整机系统联动设计和产业生态的跨越式发展，有力支撑了高速前行中的中国芯片行业。

协同优化的魅力

合见工软首席技术官贺培鑫在接受《电子工程专辑》采访时指出，得益于国内芯片设计企业的快速成长，国产EDA市场的年复合增长率为14.7%(2020-2025)，超过了全球EDA市场10.9%的年复合增长率(2020-2026)。但与此同时，技术壁垒高、研发投入大；缺少世界级领军人物和顶级技术人才；以及全流程工具链、并购整合、产业链上下游生态协同配合经验的缺乏，也正困扰着本土EDA产业的发展。

“我们常常听到客户反馈，EDA工具的两大痛点是价格昂贵和难以使用。。如果还只是点工具，想要把整个流程做起来，然后还要能收敛、能协同优化，就会更加困难。所以如果国内EDA企业没有办法做出全流程的工具链，我们就没有办法真正地解决受限问题。”贺培鑫说。

这解释了合见工软计划全力推进“新国产EDA多维演进战略”的初衷。

下图中，位于最下层的“芯粒/封装/PCB”和中间层的IP、实现和验证，共同支撑起了顶层的系统设计，按照贺培鑫的说法，合见工软今后的策略，就是“提供完整多维的工具，以便能够彻底地帮助国内芯片设计公司、系统设计公司解决受限问题，做到联合优化，并确保工具的结果可收敛，尤其是在性能和能效方面。

他以今年年初AMD CEO Lisa Su在ISSCC(国际固态电路会议)上发布的MI100加速器芯片为例，强调了“协同优化”带来的巨大优势。相关数据显示，与上一代MI250X相比，MI100取得了4.2倍的性能提升和2.2倍的能效提升，但这些提升并不是从更先进的制程工艺得来的，而是通过系统优化、RTL优化、芯粒封装优化获得，这与合见工软的策略不谋而合。

多维演进，全场景覆盖

此次发布的5款产品覆盖了系统、IP、实现、验证、芯粒/封装/PCB等5个维度，加之已经在售的3个工具，包括数字验证仿真器UniVista Simulator(UVS)/数字仿真调试器 UniVista Debugger(UVD)、原型验证系统UniVista Advanced Prototyping System(UVAPS)和先进封装互连检查工具UniVista Integrator(UVI)，合见工软多维演进战略雏形已现。

• 商用级全场景验证硬件系统，加速大芯片设计软硬件协同开发

商用级、高性能、全场景验证硬件系统Unified Verification Hardware System(UVHS)的推出，与近年来智能驾驶、数据中心、人工智能等大规模芯片应用不断涌现，芯片公司的设计与验证团队持续面临越来越大的设计规模和功能集成度所带来的仿真性能和验证任务的复杂多样性的挑战息息相关。

对于芯片公司而言，一方面，急需解决数十亿门规模以上的设计如何在系统软硬件验证阶段，通过几周到一个月的时间，快速的实现设计启动，并获取10MHz以上的仿真性能，从而在有效的时间内执行完软硬件协同调试任务；另一方面，也渴望更早开始以更快的速度执行更为复杂的应用软件，例如20MHz以上甚至高达100MHz，以进行更为广泛的系统测试和量产软件开发。

合见工软副总裁敬伟表示，近两年，“芯机联动”概念日益得到认可，其背后的逻辑就是在强调“芯片公司如何与整机设计公司进行充分的联动”，尤其是在当前“软件定义网络”、“软件定义汽车”流行的时代，复杂的工具如何帮助用户构建最好的芯片架构，以确保最终的产品符合预期，需要在更早的阶段去做充分的验证。

UVHS以全国产自研的硬件系统设计与核心EDA工具链，成功实现了单一系统可以根据验证任务的不同，在不同性能要求、接口方案的使用模式和应用场景之间进行灵活切换以及设计数据与环境的平滑移植，轻松解决了其他已有方案里切换模式的跨度大、难度高、效率低、时间久的难题。目前，该产品已在多家客户的主流大芯片项目中成功完成单一设计超过60亿门设计规模的实际商业化部署，并实现成功流片迭代。

• 测试向量自动生成工具，大幅加速集成电路测试

集成电路的测试是整个集成电路设计和生产过程中不可或缺的核心环节，高品质、低成本的测试是保证芯片质量的关键，也是获得商业成功的重要保障，而高效的测试向量自动生成工具(ATPG)则是获得最优测试的必要保证。数据显示，在可测试设计(DFT)中，项目调试的时间占整个设计验证周期的50%以上。

作为合见工软最新推出的商用级、高效测试向量自动生成工具，拥有自主知识产权的UniVista Tespert ATPG创新自研了多线程并行引擎，相比传统单线程引擎，可以利用48线程实现高达29倍的提速，同时配合高效的测试向量生成算法，提高了最终测试向量的有效性和高故障覆盖率。同时，UniVista Tespert ATPG支持基于时序逻辑的硬件压缩，相比于传统的组合逻辑的压缩结构，具备更高压缩比，可以帮助测试工程师解决越来越严峻的芯片“大”规模、“少”管脚带来的挑战，大幅降低测试时间和成本。

在提高测试效率和测试质量的同时，UniVista Tespert ATPG还通过与合见工软自研的数字功能仿真调试工具UniVista Debugger无缝集成，提供功能强大、直观易用的图形界面，加快用户定位和分析出包括设计规则违例、低测试覆盖率和仿真mismatch的根本原因。UniVista Tespert ATPG Debugger支持千兆门级规模设计，并具有较低的响应延时，可以从网表、电路图和层次结构树中查找和追踪对象，可大幅加速达到十数倍。 

• 商用级虚拟原型工具套件，提升软硬件协同开发效率

众所周知，一个完整的电子系统级解决方案通常包括芯片本身和运行在芯片上的软件，软件的开发和测试需要依赖硬件环境，而随着系统对软件需求的不断增长，软件开发现已成为芯片开发过程中最耗费时间和资源的环节之一，需要尽可能的在芯片开发周期中让软件的开发测试工作提前开始，不再依赖于芯片硬件的开发状态，通过软硬件协同以并行开发，加速产品整体开发的进度。

为此，创新的商用级虚拟原型设计仿真平台UniVista V-Builder/vSpace在性能方面，支持分钟级快速原型创建与平台编译，典型系统运行性可达10-100MIPS；支持第三方调试器扩展，支持命令行界面、故障注入及自动化回归测试；支持仿真与软件Profiling等用户友好功能，可以更好地解决日益增长的系统复杂度与更短的产品上市时间之间的矛盾，

此外，UniVista V-Builder/vSpace还可以与其他工具组成混合仿真环境，包括在汽车电子行业中的在环测试中，与Simulink构成物理模型组建混仿平台，支持用户进行虚拟在环测试；与硬件仿真器组成混合仿真平台，有效解决硬件仿真的容量及编译性能限制等问题，通过支撑项目从RTL早期IP级、子系统级、到SoC级完整生命周期的验证平台创建；以及支持与虚拟机设备(VirtualBox)构建主机(x86)与PCIe板卡(虚拟原型)连接，帮助调试主机侧驱动以及整体软件流程。

• 首款自研全国产PCIe Gen5 IP解决方案，应对更复杂应用需求

UniVista PCIe Gen5 IP解决方案的推出，基于合见工软2023年5月对北京诺芮集成电路公司的收购。资料显示，诺芮集成电路主要提供已经硬件验证过的Ethernet、FlexE、Interlaken等多款IP产品，包括成熟可靠支持多协议的全国产400G/800G以太网控制器UniVista Ethernet Controller IP，支持完整FlexE应用和小粒度协议的全国产灵活以太网解决方案UniVista Flexible Ethernet IP，以及全国产高带宽低延迟Interlaken PHY层编解码控制器UniVista Interlaken Controller IP。

UniVista PCIe Gen5 IP包含了32G PHY、PIPE、DL、TL、DMA、AXI接口等全功能 PCIe接口解决方案，可支持RP和EP，以及X1至X16等等多种配置及模式，数据传输速率最高达512Gbps，功耗低至350mw/lane，性能处于业界领先水平。

合见工软IP事业部总经理刘矛认为，随着设计复杂度的提升，EDA和IP的互动正变得越来越紧密，尤其是在HPC(高性能计算)领域，客户在设计芯片的时候也会更多考虑“EDA+IP+定制化”的完整方案。因此要想做到行业领先，IP策略必不可少，这也是为什么合见工软选择收购诺芮的原因。

• 新一代UniVista EDMPro电子系统研发管理平台

随着5G、AI、自动驾驶等技术的发展，电子系统已经越来越复杂，研发过程中的各类型管理问题也日显突出。例如，如何让设计团队使用统一、规范化的资源库？设计过程中的数据如何进行管理和版本控制？设计的阶段性成果如何进行评审和问题闭环？如何快速进行设计规则的自动化检查，及时发现和解决质量问题？都是目前设计工程师遇到的重点挑战。

为此，在前一代电子数据管理平台EDMPro的基础上，合见工软在新一代版本的多个组件上进行了技术创新与迭代。其中，新版本EDMPro ERC电子设计自动化检查系统采用全新的技术，具备了规则的自定义、多线程检查的能力，从而提升了规则执行效率，创新性的EDA工具协同方式支持多场景、多设计高效切换；新版本EDMPro ERC电子设计自动化检查系统与EDMPro ERS电子设计评审系统能够无缝对接，支持自动提问，检查结果闭环管理，有效提升了设计质量，提高了工作效率。

EDA短板如何补齐？

尽管取得了十分显著的成绩，但合见工软联席总裁徐昀却仍直言业务布局“并不完整”，“离完美还有很大的差距”，好在公司选择了正确的方向，业务进展也非常快，收入、客户积累、行业口碑等方面得到了行业的认可，整体“处在很好的一个机会点上”。

在她看来，目前国内有很多“点工具”EDA的初创公司，每家公司除了要具备核心的研发能力以外，还需要有很多平台性的东西，比如融资能力、产业资源、生态支持，加上公司运营治理、人事财务、产品研发、项目管理等模块，负担相当巨大。

另一方面，从国产数字大芯片的设计需求来看，不但需要解决各个点工具彼此之间串联的弊端，还要考虑EDA/IP工具在验证、实现、系统、芯机联动，以及整个生态的支持。对上游数字芯片设计公司而言，如果需要自己对接不同的EDA/IP供应商，再想办法将其整合在一起，难度极大，因此他们更倾向采用打包方案。

合见工软件联席总裁郭立阜则强调了人才的重要性，这也是合见工软“双轮驱动”企业发展策略和整体思路的原动力。“Synopsys一家公司的EDA人才比中国现在所有的EDA人才加起来都多，所以我们有很大的缺口，怎么能吸引到更多的优秀人才加入？怎么能将设计经验不断传承下去？如何强化公司商业落地的能力？都是需要认真考虑的问题。”

所以在这两年半的过程中，合见工软完成了三次收购：专注于验证硬件的华桑、为PCB提供系统级方案的北京云枢、以及擅长IP的北京诺芮，他们的加入对合见的平台化战略来说是强有力的补充。

在谈及复杂外部环境对EDA行业的影响时，徐昀表示，尽管2023上半年不少芯片公司面临比较大的库存压力和融资压力，对EDA行业产生了一定的影响，但总体而言并不严重。如果参考国外发展经验可以发现，EDA行业对宏观经济的依赖没有特别强，它有滞后性，而且商业模式是按照设计案例的总量收取，这样意义在于当经济处于低谷时，大型EDA设计公司还可以继续做新的项目。