台积电做好2纳米芯片准备工作，计划于2025年量产

10月19日，台积电总裁魏哲家在法人说明会上表示，台积电位于美国亚利桑那州的工厂计划2025年上半年开始量产，台积电日本工厂有望2024年底开始量产，台积电有望在2025年量产2纳米芯片。

2纳米芯片制造技术是当前半导体技术的前沿领域，其制造过程中需要面对多项技术挑战。

其中，2纳米芯片的制程技术要求极高，需要采用全新的晶体管架构、高精度材料和设备，同时对制程参数的精度和稳定性要求更高，因此需要研发更加先进的制程技术。

因此，台积电要进行2nm芯片的量产，意味着其将彻底放弃FinFET（鳍式场效应晶体管）工艺，转向GAAFET（环绕栅极场效应晶体管）工艺。

据悉，FinFET（鳍式场效应晶体管）工艺在3nm制程的时候，其实就到达了极限，再往下面发展，无论是鳍片距离、短沟道效应还是材料已经到达阈值，容易出现量子隧穿效应，我们可以理解为“漏电”，这样这个晶体管就失效了。

除了“漏电”的问题，2nm芯片工艺还需面临良率和功耗、发热等挑战。2023年6月30日，台积电正式宣布为苹果和英伟达试产2nm产品，并且公布了技术路线图。

尽管台积电2纳米芯片采用了纳米片电晶体（Nanosheet）代替了FinFET（鳍式场效应晶体管），宣称功耗降低25-30%，速度提升10~15%，但付出的代价是巨大的。虽然台积电方面没有公布投入资金，三星称其3nm GAA的成本可能会超过5亿美元，预计2nm花费的也更高。

毕竟，要想制造更加精密和高效的芯片，需要采用更加昂贵的设备和工艺，例如电子束蒸发镀膜、离子注入等设备，以及更加昂贵的高纯度材料，都将大幅度推升整体制造成本。

近日，台积电在欧洲年度开放创新平台论坛上向合作伙伴发表讲话时表示，台积电路演的很大一部分致力于该公司的下一代代工技术。台积电的2纳米级N2、N2P和N2X工艺技术将引入多项创新，包括纳米片环栅(GAA)晶体管、背面功率传输和超高性能金属-绝缘体-金属(SHPMIM)未来几年的电容器。

不过，台积电也指出，为了利用这些创新，芯片设计人员将需要使用全新的电子设计自动化(EDA)、模拟和验证工具以及IP。而台积电2纳米芯片设计所采用的EDA似乎也已经做好了准备，“即使N2还需要几年时间，许多主要的EDA工具、验证工具、基础IP和甚至N2的模拟IP也已可供使用。”

综合以上信息，这也意味着台积电已经完成了2纳米芯片生态系统的前期准备工作，同时也将进一步巩固其在全球芯片代工市场的领先地位。