除工艺微缩和3D封装外的另一条路，三星用 BSPDN 技术开发晶圆背面做 2nm 芯片

据韩国电子产业媒体The ELec 报道称，三星正计划使用一种称为背面供电网络 (Backside Power Delivery Network，BSPDN) 的技术来开发 2nm 芯片，该新技术上周由研究员 Park Byung-jae 在三星主办的 SEDEX 2022 上推出。

简单来说，这种方案给出了除工艺微缩和 3D 封装外的另一个方向：开发晶圆背面。

Park 表示，在代工市场，技术正在从高 k 金属栅极平面 FET 发展到 FinFET 再到 MBCFET 和现在的 BSPDN。

BSPDN可以理解为Chiplet技术的演变（图自：IMEC）

目前主流的 FinFET（过去被称为 3D 晶体管）是 10nm 工艺发展过程中的关键芯片设计技术，采用三面包覆式的栅极设计，可以在三个侧面围起电流通道，以此减少漏电流（电子泄露）。通过技术、材料和设备架构的创新，传统 CMOS 技术的扩展——导致单片 CMOS 单芯片片上系统 (SOC) ——将持续到下一个十年。CMOS 缩放越来越多地得到设计技术协同优化 (DTCO) 的补充，以提高系统的功率、性能、面积和成本 (PPAC) 。

但随着工艺发展、成本和技术复杂性的增加，到5nm甚至3nm时上述方法不再能在系统级提供足够的收益，意味着 FinFET 技术已经不够看了。对于受到所谓内存墙挑战的数据密集型高性能应用程序尤其如此，即无法足够快地访问数据，因此三星推出了四面环绕式的全栅极或 GAA 技术。

由Chiplet演变而来的技术

他们在这一基础上添加了所谓的纳米片（Nano Sheet）而不是纳米线（Nano Wire），并将该技术称为 MBCFET。为了进一步优化系统的 PPAC 指标，半导体行业也越来越关注多芯片异构集成解决方案，但BSPDN 与此不同，可以理解为是三星、英特尔和台积电使用的Chiplet设计的演变。

Chiplet技术大家已经比较熟悉了，它可以单独优化芯片上的不同功能 （使用不同的（节点）技术 ），并且可以在系统的子组件之间实现更短和更快的连接。第一个“异构”实现 （例如高带宽存储器 (HBM)） 主要依赖于 2.5 或 3D 小芯片方法，涉及单独设计和处理的小芯片芯片。Die-to-die 通信主要使用标准化接口物理层 (PHY) IP 块实现，将应用限制为延迟容忍功能，例如最后一级内存缓存。

Chiplet除了可以在单个芯片上应用来自单个公司的同种工艺，还可以连接来自不同代工厂、不同工艺制造的各种芯片，显着拓宽了异构系统集成的范围。它们也逐渐演变成不再需要中间接口 PHY 层的真正 3D-SoC，这些 3D SoC 将通过巧妙地协同设计不同的 3D 分区和实现直接的裸片到裸片 3D 互连来实现，同时将逻辑电路和内存模块结合在一起。

用于高级计算、数据服务器或深度学习应用的数据密集型高性能系统越来越受到所谓的内存墙的影响——即不能快速访问数据的挑战。拆除内存墙的一个有趣方法是利用3D-SoC集成。遵循3D-SoC异构集成方法，系统会自动划分为独立的芯片，并且可以在三维空间中同时设计和互连这些芯片。

未来可能的高性能系统的抽象视图。在有源中介层芯片上实现具有3D-SoC堆叠存储器的高性能芯片，有源中介层芯 片作为数据网关，并以“2.5D”方式与本地高带宽存储器（HBM）和光收发器模块相连接（在2021 IEDM 上展示）。

利用背面互连的新方法可以提高SOC性能。当将集成晶圆之一的背面用于供电、信号路由或两者兼具时，可以在系统级实现进一步的性能提升。据介绍，BSPDN与前端供电网络不同，它主要利用后端；正面将具有逻辑功能，而背面将用于供电或信号路由。

BSPDN 作为一个概念于 2019 年在 IMEC 上首次被提出，一篇引用该技术的 2nm 论文也在 2021 年的 IEDM 上发表。IMEC的研究人员Dragomir Milojevic、Geert Van der Plas 和 Eric Beyne等人深入研究探讨了迄今为止各种有前途的方法，他们在2021年 IEEE国际电子器件会议(IEDM)上发表的两篇论文中介绍了3D-SoC设计和特定电路中背面互连的优势。

作者在这篇名为“在2nm节点使用背面互连设计和优化SRAM宏和逻辑（Design and optimization of SRAM macro and logic using backside interconnects at 2nm node）”的论文中提出，将供电网络等功能移至芯片背面，从而解决仅使用正面造成的布线堵塞问题。据称，与 FSPDN 相比，BSPDN 的性能可提高 44%，同时功率效率提高 30%。

3D-SoC 设计的优化实现

IMEC 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 表示：“Chiplet涉及单独设计和处理的Chiplet芯片。一个比较著名的例子是高带宽存储器 (HBM)—— 也就是动态随机存取存储器 (DRAM) 芯片的堆栈。该内存堆栈通过接口总线连接到处理器芯片，这将它们的使用限制在容忍延迟的应用程序中。因此，Chiplet概念永远不会允许在逻辑与快速、一级和中级缓存存储器之间进行快速访问。”

通过 3D-SoC 集成，我们可以使用直接和较短的互连来实现内存逻辑分区，从而显着提高性能。在论文中，作者展示了 3D-SoC 设计的优化实现，内存宏位于 Die 的顶部，其余逻辑位于 Die 的底部 —— 与 2D 设计相比，其工作频率足足提高了 40%。

高性能 3D-SoC 系统的一种可能划分涉及将部分或全部存储器宏放置在 Die 的顶部，而将逻辑放置在 Die 底部。

在技术方面，这可以通过使用低温晶圆对晶圆键合技术将“逻辑晶圆”的有源正面键合到“存储器晶圆”的有源正面来实现。在这种配置中，两个晶圆的原始背面现在都位于 3D-SoC 系统的外部。

Eric Beyne 说：“我们现在可以考虑利用这些芯片的‘空闲’背面进行信号路由或直接为‘逻辑晶圆’中的晶体管供电。传统上，信号路由和电力传输都放在在晶圆的正面，它们在复杂的后端（BEOL）互连方案中争夺空间。在这些设计中，硅片的背面仅用作载体。2019 年，Arm 通过仿真实验首次显示了在 CPU 设计中使用 BSPDN 带来的有益影响，该CPU是由IMEC开发的3nm工艺制作的。在此设计中，位于晶圆减薄的背面上的互连金属通过位于埋入式电源轨（BPR）上的硅通孔(TSV)与晶圆正面的3nm晶体管相连接。模拟结果表明，该BSPDN的效率是传统正面供电网络（PDN）的七倍。”

具有700nm间距的晶圆到晶圆混合键合（在 2021 IEDM 上展示）

因此，当使用BSPDN给位于“逻辑存储器（memoryon-logic）”3D-SoC底部的耗电核心逻辑电路供电时，可以预期获得额外的性能提升。我们还可以考虑另一种3D-SoC分区，其中部分存储器结构块（例如L1级缓存静态随机存取存储器(SRAM)）也位于底部芯片中，也从背面供电。

除了扩展3D-SoC设计的可能性之外，BSPDN还被提议用于单芯片逻辑和SRAM片上系统(SOC)，它们可以帮助器件和IC进一步实现等比例缩放。

IMEC项目经理 Geert Van der Plas说：“已经证明将供电网络移至芯 片的背面是一种有趣的方法，可以解决后端(BEOL)布线拥塞挑战，并减少IR压降。这与3D-SoC方法的主要 区别在于，现在要在目标晶圆上粘合一个挡片（dummy  wafer），以便对晶圆背面进行减薄和金属化。”IMEC的一个合作伙伴最近宣布将在其未来节点的一种芯片中采用这样的BSPDN概念。

传统用于供电网络（PDN）和信号路由的正面(FS) BEOL和背面(BS)金属示意图。用于供电网络路由的背面金属使用 nTSV 将背面金属与掩埋电源轨（BPR）相连接，而用于信号路由的背面金属使用 nTSV 将背面金属与正面金属相连接（在2021 IEDM上展示）

背面互连进一步提高SRAM宏和逻辑的性能

虽然BSPDN的好处已经在特定设计中得到证明，但利用晶圆背面进行全局信号路由可以预期获得额外收益。IMEC与Cadence合作，首次评估并优化了部分从背面布线的SRAM宏和逻辑电路设计。

由此可见，实现最佳 3D-SoC 需要重新设计系统架构，需要电子设计自动化 (EDA) 工具的创新，以在一个视图中实现不同设备的协同设计。11月10日，AspenCore将在深圳大中华交易中心举办"IIC Shenzhen - 2022国际集成电路展览会暨研讨会"，同期举办的“全球CEO峰会”将邀请芯华章董事长兼CEO 王礼宾先生、概伦电子董事兼总裁杨廉峰先生等EDA企业高管出席演讲，与观众们交流和分享行业趋势及最新技术。 点击 这里 报名参加。

SRAM宏不仅涉及存储器位单元阵列，还涉及外围电路（如地址解码器、控制块等）——与处理器设计相关。对于SRAM宏和逻辑，有多达三个背面金属层用于信号路由，而纳米TSV(nTSV)将背面金属布线连接到正面。SRAM宏在其设计中实现了2nm纳米片晶体管。在这些宏中，只有外围电路的全局布线设计采用背面金属化。对于逻辑，使用环形振荡器框架来评估背面信号路由的影 响。该设计在逻辑标准单元中实现了2nm技术节点的叉型片晶体管。使用相同的2nm叉型片工艺设计套件 (PDK)的64位ARMTM CPU的物理实现用于确保环形振荡器仿真结果的意义。

Geert Van der Plas表示：“与正面布线相比，背面布 线在改善长互连信号布线的延迟和电源效率方面明显更有利。对于SRAM宏，与正面布线相比，我们得到高达44%的性能提升和高达30%的电源效率提升。对于逻辑单元，背面布线使速度提高了2.5倍，能效提高了60%。”R.Chen等人在上述2021 IEDM的论文“在2nm节点使用背面互连设计和优化SRAM宏和逻辑”中介绍了这些研究结果。

通过实验和建模相结合，可以评估电路的性能和电源效率。Dragomir Milojevic介绍：“实验涉及到在电容和电阻方面对nTSV工艺优化，以确保正面和背面金属之间的良好电气连接。这些参数被输入到一个模型中，用于进行模拟。最后，我们的团队执行了设计-技术协同优化(DTCO)驱动的路由优化，显示了进一步改进的途径。通过降低背面金属的电容，我们又将性能提升了20%。”

SRAM宏在不同宏行和宏列的全局布线延迟（读取访问）情况。(a)正面；(b)背面；(c)从正面到背面的改进。宏的大小范围从128*128*16=256kbit到515*512*16=4Mbit（在 2021IEDM上展示）。

结论

通过系统架构重新设计和3D集成技术实现的异构3D-SoC方法已被证明，是一种有吸引力的提高系统性能 的方法。通过利用底部晶圆的背面进行供电和/或信号 路由，可以获得额外的性能提升。IMEC首次展示了在 SRAM宏和逻辑电路中使用背面互连的有益影响。这些 背面互连可为高性能3D-SoC以及单芯片SOC带来性能改进。

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本文内容参考IEEE Xplore、TheElec、IT之家报道