台积电于2022年北美技术论坛正式发表2nm工艺将采用纳米片晶体管架构，全面提升效能及功耗效率。
半导体进入3nm、2nm时代，且业界越来越追求整合，致力让一颗IC能具备的功能越来越多。因应趋势，日前如三星(Samsung)、英特尔(Intel)、台积电等半导体大厂，不约而同宣布2022或2023年开始，主力架构将从鳍式场效晶体管(FinFET)逐渐转移至类纳米片(nanosheet)架构。台积电于2022年北美技术论坛上，正式发表2nm工艺将采用纳米片晶体管架构，全面提升效能及功耗效率。
据台积电分享的数据，2nm采用纳米片晶体管架构，在相同功耗下指令周期增加10到15%；若相同速度下，功耗亦可降低25到30%；预计2025年开始量产。台积电宣称，这将使效能及功耗效率提升一个时代，通过协助客户实现下一代产品的创新，除了移动运算的基本版本，2nm技术平台也会涵盖高效能版本及完备的小芯片整合解决方案。
随着半导体工艺越来越精细，栅极长度(Gate length)越来越小，栅极下方的氧化物越薄，当来到22nm以下的工艺，漏电在MOSFET组成的传统架构上变得更难克服。3D构造的FinFET则解决了这样的问题，FinFET将源极(S)和汲极(D)间拉高变为立体结构，让栅极像是包住源极跟汲极，以此加大栅极与通道间的接触面积，降低漏电及功耗，现成为16nm、10nm、7nm、到5nm工艺的主流。
当工艺缩小，空间越来越小，鳍的数量也会随之减少，持续提升驱动电流会更困难；而纳米片架构，就是其中一个被提出讨论的解方。纳米片架构将垂直的鳍转为水平，透过垂直堆栈纳米片，实现更大的有效导电通道宽度；再者，栅极360度接触信道的结构，让导电信道被高介电系数的金属栅极围绕，可实现更佳的栅极信道控制，并缩短信道长度。
此外，台积电在论坛中也表示3nm预计于今年下半年量产，并将搭配TSMC FINFLEX架构。其中，TSMC FINFLEX架构提供多样化的标准组件选择，包括3-2鳍结构支持超高效能、2-1鳍结构支持最佳功耗效率与晶体管密度、2-2鳍结构则是支持平衡两者的高效效能，能协助客户完成符合其需求的系统单芯片设计，各功能区块采用最优化的鳍结构，支持所需的效能、功耗与面积，同时整合至相同的芯片上。
台积电同时展示客户所推出的两项应用系统整合芯片堆栈 (TSMC-SoIC)解决方案的突破性创新，包括全球首颗以TSMC-SoIC为基础的中央处理器(CPU)，采CoW (Chip-on-Wafer)技术堆栈三级快取静态随机存取内存；以及采用WoW (Wafer-on-Wafer)技术，堆栈于深沟槽电容芯片之上的智能处理器。支持CoW 及WoW 的7nm芯片已量产， 5nm技术支持预计于2023年完成。另为了满足客户对系统整合芯片及其他台积公司3DFabric系统整合服务的需求，全球首座全自动化3DFabricTM晶圆厂预计于2022 年下半年开始生产。
台积电北美技术论坛连两年转战线上后，今年恢复实体论坛，于美国加州圣塔克拉拉市举行。台积电总裁魏哲家表示，“我们身处快速变动、高速成长的数字世界，对于运算能力与能源效率的需求较以往增加的更快，为半导体产业开启了前所未有的机会与挑战。值此令人兴奋的转型与成长之际，我们在技术论坛揭示的创新成果彰显了台积公司的技术领先地位，以及我们支持客户的承诺。”
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