SAR ADC必须具备哪些性能才不会被淘汰？

对于之前使用分立ADC的应用，包括电能计量、手持式医疗设备、工业控制系统、电源管理系统、游戏机和仪器仪表等，低成本微控制器为其提供高性能模拟功能逐渐成为可能。在通用控制系统应用中，往往需要奈奎斯特ADC兼具低延迟、高带宽和低功耗特性，与此同时，其精度达到约14位有效位数（14位ENOB），价格也为大众所接受。在如此繁多的需求之下，目前的大多数SAR和Sigma-Delta (DS) ADC都将惨遭淘汰，因为在满足频率和延迟需求的同时还要实现低成本和低功耗目标太难。本文将介绍的是一款基于自校准、自检架构的低功耗16位SAR ADC，其配有双桥分离CDAC和高速三级比较器。生产数据表明，这种架构的精度高达14.5 ENOB，而且总成本（实现和测试）明显低于市场上大多数畅销的12位SAR ADC。

随着SAR ADC分辨率的提高，CDAC单元的元件数量会呈线性增加，但这些元件的匹配要求会导致平方律区域增大。为了限制元件总数，通常使用桥接或缩放元件来将DAC拆分成更小的子DAC。这些缩放元件并非单位规格，其寄生效应可能会导致进一步的不匹配和错误。通常由于区域限制，匹配超过10~11位对于微控制器集成是不可行的。因此，必须对ADC DAC元件执行某种形式的校准才能满足更高的分辨率和精度要求。本文将介绍一种差分、面积有效型16位自校准SAR ADC的设计。

图1：包含2个互补CDAC的全差分ADC架构。

ADC架构

图1显示了ADC架构，不包括通道多路复用器。SAR ADC通常由DAC和比较器构成反馈回路，并配有包括逐次逼近寄存器的逻辑。DAC通常由一组二进制加权元件组成，在本例中使用的是电容。一些应用中通常需要能够对极性未知的差分输入信号进行转换。转换差分信号也有助于通过共模噪声抑制来提高结果的精度。

实现差分ADC常面临诸多限制因素，其中一个是需要在逐次逼近期间将比较器的输入保持在其共模范围内。当比较器在共模电压下自动调零后，如果输入偏离该共模电压，将导致转换结果出现错误，进而增加非线性度。为了防止这一问题，我们添加了一个尺寸更小、功耗更低的“非关键”比较器。该比较器搭配负端DAC（负责采样VIN-）实现部分逐次逼近。这样可使比较器负输入V-足够接近VCM，从而确保比较器的精度在1LSB以内。负端所需的逼近次数由比较器的共模抑制比(CMRR)和ADC的分辨率决定。CMRR越高，所需的逼近次数越少。例如，如果12位ADC中比较器的CMRR为66dB，则只需在负端进行2次逼近（12位LSB的1/2 = 78dB，因此负端逼近需将|VCMV-|电压减小12dB）。

我们实现的是16位ADC(1/2LSB = 102dB)，比较器的CMRR大约为72dB，因此需要进行5次逼近(25 = 30dB)。对于5位SAR，“非关键”比较器必须解析的最小输入电压为VREFH/32。在负端完成部分逐次逼近之后，使用精密比较器和正端DAC（负责采样VIN+）进行全16阶逼近。两个比较器输出由SAR逻辑捕获，以控制相应的DAC进行逐次逼近。正端结果与负端结果相减会得到未经校准的结果，从该结果中减去预设的校准值后即可得到最终转换结果。该差分模式的运行速率最高可达320kS/s。在单端模式下，不需要在负端进行部分逐次逼近，因此最高运行速度可达460kS/s。此外，该ADC还具有低分辨率的12位模式，最高运行速率可达1MS/s。

CDAC阵列

CDAC是SAR中最重要的组成部分。SAR ADC的线性度取决于电容阵列中的电容匹配。分离电容结构是限制芯片面积的常用方法。图2所示的CDAC拓扑结构结合校准提供了一种可在电容阵列大小（96个电容）、速度、噪声和线性度之间取得最佳权衡的设计。每个电容代表一组单位电容。通过对最高有效位电容进行校准，可以减小单位电容的尺寸。本设计使用了一个大约125fF的单位边缘电容，可以向未校准的电容提供充分的匹配，并使16位的kT/C噪声保持在1LSB以下。CDAC根据单位尺寸电容分为3个二进制加权的子DAC。最高有效位(MSB)子DAC包含5位，中间有效位(ISB)子DAC包含5位，最低有效位(LSB)子DAC包含6位。LSB部分由用于位0和终止的半尺寸电容构建成一个5位阵列。

图2：包含2个桥接电容的全差分5b-5b-6b分离CDAC拓扑结构。

ADC校准

SAR ADC有许多种校准方法，一些方法使用基于数字关联的校准，另一些方法使用相关技术测量DAC中的电容比例差，然后通过模拟调整方式来修改DAC元件或者通过数字调整方式来调整结果。本文中ADC使用的测量方法，是通过测量电容比例差来确定电容误差值，然后通过数字调整方式来修改结果。正端和负端CDAC的MSB电容均被校准。为了在调整SAR结果后不产生较大的非线性度，校准前的CDAC必须是单调的，将缩放电容Csc1（图3）的尺寸调整为略大于理想值可以保证单调性。图3对这一概念进行了说明。

为了确定校准误差值，每个MSB电容（由位15:11控制）都将与所有最低有效位电容的组合进行比较。例如，校准的某一步是将位11电容(1C)与位10:0电容和末位电容（由于Csc1过大而略大于1C）进行比较。下一步是将位12电容(2C)与位11:0电容和端接电容（略大于2C）进行比较。依此类推，每个MSB电容都会执行这一过程。校准系数会进行累加并存储在存储器中，每个ADC需要的存储空间不到128位。完成正常ADC转换之后，从未经校准的结果中减去对应于MSB结果的校准值可获得校准结果。

然后，应用基于累积校准系数的增益因子可生成最终转换结果。该校准方法可补偿MSB电容之间的不匹配以及第一个缩放电容的不匹配和寄生效应。必须指出的是，为了提高未校准电容的线性度和耐受过程梯度、限制校准范围，必须采用共质心版图技术。此外，在电容阵列的边缘采用了虚设的电容环，以确保电容阵列中的所有单位电容都具有相同的周边结构。

图3：非线性度以及提高CDAC线性度的方法。

表1：典型情况和最差情况下CDAC INL和DNL的蒙特卡罗模拟结果。

图4：具有电容耦合和自动调零功能的全差分比较器。

在比较器设计中，需要权衡的主要是速度与精度。精度可通过提供足够的高增益、低偏移和低输入参考噪声来保证。比较器偏移会引起ADC传输特性的偏移，但不影响ADC的线性度。在我们的实现方案中，偏移通过自动调零技术来消除。比较器需要足够的增益来解决小于1LSB的电压问题（在16位模式下，低至15mV左右），并在规定的延迟时间内提供响应。在16位模式下，最大ADC时钟为12MHz，这种情况下比较器需要在大约半个周期（即41.6ns）内完成每次比较。

这里选用三级比较器来取得速度和增益之间的折衷。每一级均独立自动调零，并与下一级电容耦合。注意，前两级是全差分比较器，第三级是单端比较器。图5给出了比较器各级的简化原理图。利用折叠共源共栅结构可提供足够的增益，以解决16位ADC相关的电压电平。在ADC采样/自动调零阶段，差分对M1-M2的栅极连接到模拟接地电压（cazd为高电平），输出级通过M13 - M14（casz为高电平）配置为低增益，以便存储C3和C4上的偏移。

图5：LSB中的最小/最大INL与参考电压、温度和采样频率之间的关系（在16位差分模式下的最大转换速率时）。

在自动调零阶段结束时，会将第一个casz解除置位，然后使用非交叠时钟相位将cazd解除置位。ADC随后会启动逐次逼近阶段，比较器级切换到高增益配置，输入信号由折叠共源共栅增益级放大。在逐次逼近周期，比较器输出级由M12复位，DAC可稳定下来（clk为高电平）。接下来，会将clk解除置位并进行比较操作。比较器布局对ADC的性能至关重要，特别要注意防止模拟和数字信号的耦合。

实验结果

ADC采用90nm CMOS工艺制造，ADC电路已集成到90nm微控制器系列中，目前处于生产阶段。在某一晶圆生产批次中随机选取了4个器件，测得的ADC积分非线性(INL)误差如图5所示。图中所示的最小和最大INL的测试条件如下：最大转换速率，时钟频率从1MHz到12MHz（最大时钟频率），电压从1.71V到3.6V，温度从-40°C到125°C。

图6显示了在8MHz和12MHz时钟速率下的ENOB，11kS/s转换速率时可达到近15位的ENOB。

图6：典型条件下SAR ADC ENOB与采样频率之间的关系。

图7是微控制器芯片上ADC的照片。CDAC位于中心部分，而开关位于每个边缘电容单元的下面。比较器和电流参考位于CDAC下方，通道多路复用器位于CDAC上方，即电路的顶部。

图7：微控制器芯片照片（突出显示ADC）。

结论

借助90nm CMOS技术，现已成功使用金属边缘电容实现一款低功耗差分自校准460kS/s 16位轨到轨输入SAR A/D转换器。这款ADC在全速下测得的电流消耗为800mA，适于多种应用。硅测量显示其总体性能达13.5-14.5 ENOB。该电路现已集成到90nm微控制器系列中，目前处于生产阶段。

作者：Michael Berens，Jim Feddeler，Stefano Pietri和Brent Macha，恩智浦半导体

本文转自《电子技术设计》网站

责编：Amy  Guan