Intel 10nm工艺迭代之谜，今年的10nm是++还是+++？

前天Intel发布了11代酷睿移动标压版处理器Tiger Lake-H45，当属近两年来在AMD面前真正扬眉吐气了一把。今年的11代酷睿移动版都用上了Intel最新的10nm SuperFin制造工艺。此前，我们在《为什么说Intel的10nm工艺比别家7nm更先进？（上）》花比较多笔墨，仔细谈过Intel 10nm工艺（而且下篇的坑始终没填），本篇文章就作为其“下篇”来补完Intel 10nm工艺相关内容——即谈谈10nm SuperFin，以及尚未到来的10nm Enhanced SuperFin。

上篇已经详述了Intel初代10nm工艺是怎么回事，除了建议阅读上篇外，此前我们还撰写过有关台积电、三星和7nm和5nm的文章，都可作为本文的前序文章做阅读。因此本文将不再针对晶体管制造工艺的某些基础知识做科普。

先谈谈Intel 7nm工艺

在2010年的投资者会议上，Intel预想10nm将在2015年到来，2017年就该上7nm了。但现实是骨感的，后来Intel修正了计划，有份比较正式的修正版路线图提到2018年14nm工艺收尾，2019年进入10nm时代；并在随后两年更新10+和10++工艺，2021年让初代7nm工艺与10nm++工艺并存。Intel理想中对工艺迭代的节奏规划很明了：每2-3年一代工艺（一个节点），且在这2-3年里推工艺改良，所以会有个+和++。

现在我们知道，Intel还是过于乐观了。即便是10nm工艺，Intel也花了好大的力气才令其在今年真正走向成熟——而且后文还会提到，严格来说10nm历经了绝对不止两代的更新；7nm的延后也已经众所周知了。Intel的节点命名方式不像台积电和三星那么激进（还有最近那个颇具三星特色的IBM 2nm…）。

举个比较简单的例子，Intel很早之前提过其7nm工艺实现的晶体管密度将是10nm的2倍，预计Intel 7nm工艺的晶体管密度在202-250 MTr/mm²（Wikichip预计在237.18 MTr/mm²）。作为对比，三星4nm（4LPE）晶体管密度最高预计也不过137 MTr/mm²。当然也不要过度迷信晶体管密度这个数值，而且Intel到目前也基本没怎么提过自家7nm工艺的技术细节。

上个月，Intel新上任的CEO才提到，7nm将于今年2季度进入tape-in。Tape-in和tape-out看起来似乎挺像，但实际上这中间差了很长时间。处理器上的各部分IP都准备就绪，做SoC级别验证时就叫tape-in。Intel的7nm芯片产品真正要等到2023年——这比起原计划还是晚了相当多的。

所以Intel选择IDM 2.0计划，也算是顺理成章。毕竟就算节点命名再怎么保守，7nm与届时竞争对手的3nm还是无法相提并论。

有关+/++和+++

Intel在14nm时代的+++符号，已经成为众人调侃Intel的常规了。事实上，直到11代酷睿桌面版Rocket Lake-S处理器，制造工艺都仍然是14nm。而且很多人可能不知道Intel 14nm节点是存在14++++版的，仅应用于Cooper Lake至强处理器。所以Intel 14nm前后有5代，而+符号有其传统和意义。

上面这张图是Intel 2019年发布的。这里的N2021/N2023/N2025/N2027/N2029分别对应于7nm、5nm、3nm、2nm、1.4nm——具体的节点数字其实是当时ASML标的，2029年1.4nm也挺符合2nm x0.7的步进节奏。

现在我们知道，Intel是无法按照这个节奏更新的。不过代与代之间+和++的传统不变（注意图中的10nm，有个+++），而且当代节点在技术上会部分借鉴上一代的++节点相关优化技术。

说个题外话，这张图中提到了backport（向前移植）。意思是指以某一个节点做芯片设计，但在工艺延迟的情况下可考虑将其移植到旧版的++节点。其实前不久发布的11代酷睿桌面版Rocket Lake-S处理器就属于这种情况，其CPU核心本质上是Sunny Cove——这原本是个10nm核心，但由于当时10nm无法完全满足生产需求，加上桌面处理器对功耗不是很敏感，故将该微架构迁移到了14nm节点（并改名叫Cypress Cove核心）。这种移植的工作量，理论上也不小。

对于fab而言，在同一代工艺节点内周期性更新是个传统。这类更新幅度有时并不大，名为BKM（best-known-method）。一般来说，BKM更新是晶体管库层面的更新。比如FinFET晶体管的fin之间间距增大，晶体管库也随之增大，布图规划（floorplan）可能重新设计。另外BKM也可能应用于金属层。

BKM更新表现在市场宣传中，在Intel这边就常见增加+号的形式。台积电和三星对此都有各自的宣传策略：以台积电7nm为例，其初代7nm叫做N7，改良版名为N7P，不同路线的第三代则名为N7+，同代路线中还有个N6；三星在这方面显得比较“开朗”，比如三星7nm的7LPE，同代更新包括了6LPE、5LPE和4LPE，所以三星的4nm和7nm严格意义上都只是同代节点。

类似+、++这样的更新，能够实现频率提升、能效提升之类的效果，虽然幅度可能并不大。在22nm节点以前，厂商对BKM更新不怎么宣传。那个年代在发生BKM更新后，fab通常是默默把更新加到现有设计中的。

FinFET出现以后，制造成本在节点迭代时猛增；摩尔定律减缓，BKM更新就成为重要的宣传点，BKM的一些重要更新也成为产品迭代的组成部分。加上Intel 10nm节点延后，这是14nm后面不断出现加号的根本原因。

按照传统，10nm节点出现+号也就十分稀松平常了。

Intel 10nm迭代之谜

有关Intel 10nm晶体管与单元库的各部分参数，包括晶体管密度等，参见本文的上篇。一言蔽之，单就超高密度单元的晶体管密度而言，Intel 10nm与台积电7nm可认为是同代工艺。

不过Intel 10nm工艺的成熟之路其实是颇为崎岖的。在上篇中，我们就提到了真正应用Intel 10nm最早的产品是2017年初次亮相的Cannon Lake（以第8代酷睿的姿态出现）。但这个真正的初代10nm工艺良率悲剧，令Cannon Lake几乎没有规模量产，少量上市产品还屏蔽了核显，CPU核心数也才2个。

所以实际上更多人知道的第10代酷睿Ice Lake应用的那个10nm，已经是Intel第二代10nm了，前期Intel有将其称作10nm+的记录。但2018年底的Architecture Day上，Intel默默把+号去掉，将其改称10nm。

就现在的市场宣传来看，Intel几乎不再提起Cannon Lake。所以当代Intel定义的初代10nm，始于第10代酷睿Ice Lake。这个版本的10nm也应用到了实验性质的LakeField和面向服务器的Ice Lake-SP处理器之上。

注：此处整理的仅为酷睿移动版处理器，不包含桌面与服务器

今年第11代酷睿Tiger Lake全面推向市场，实则已经属于上述10nm工艺的又一次迭代（而且极有可能在此期间内还存在内部迭代）。从增加+号的直觉来看，在我们外人看来它应该属于10nm++，或者第三代10nm。两个加号也在2020年的一段时间内被Intel官方钦定过，不过对于10nm后缀的加号数量在这一时期也出现过混乱，无论是媒体还是Intel自己。

所以在去年的Intel Architechture Day上，Intel将应用于Tiger Lake的这一代10nm命名为10nm SuperFin（简称10SF），算是对这次BKM更新技术特点的反映。这其实是个比较积极的信号，起码能停止工艺的混乱称谓。

规划中今年下半年要发布的第12代酷睿Alder Lake（以及面向服务器的Sapphire Rapids，还有独立出来的Xe GPU）则将采用再次迭代的10nm Enhanced SuperFin（10ESF）工艺。如果回归+号命名法，这理论上应该是10nm+++了。而“+++”三个加号倒与前文提到Intel 2019年公布的那张路线图契合了，即10nm本来就要历经这个过程。

10nm SuperFin与Enhanced SuperFin

同代工艺改良很大程度上，就是技术提升可实现降本增效。从Cannon Lake到如今的Tiger Lake，Intel的10nm走得着实不易。如果说Cannon Lake是失败的话，那么被Intel定义为初代10nm的Ice Lake，其实在工艺成熟度上也并不成功。

Ice Lake在笔记本平台就只有低压版酷睿。一方面第10代酷睿移动处理器相当罕见地出现了两种版本，14nm和10nm并行（虽然8代也颇为奇葩）；另一方面，10nm版的10代酷睿处理器CPU核心频率只能达到4.0GHz附近——虽然架构令其IPC提升多达18%，但因频率拉跨抵消了这部分提升，实际性能也就没什么看头了。这其实都表现了Ice Lake时代的10nm略有点儿硬着头皮上的意思。

不过在Intel对工艺路线的常规规划里，工艺的首次正经迭代，本来就可能在性能方面不及上代的++工艺。比如Intel早年发布的上图中，左边这张图的纵轴代表晶体管性能，规划中的10nm初期其实就明显不及14++，甚至10+也只是相对持平。

实际上，直到刚刚才发布的Tiger Lake-H45，才能感觉出Intel 10nm可能真正走出了14nm的阴影，CPU的高频、多核；芯片外围资源、产量基本都跟上了。从Cannon Lake至今，伴随10nm走向成熟的，是Intel可能同时还在经历历史上最不如意的一个时间段。

最后，我们就来看看10nm SuperFin究竟更新了些什么。有兴趣的同学可以继续往下看，没兴趣的就可以不看了。10SF被称作Intel历史上同代节点加强幅度最大的一次，晶体管性能相较最初的10nm设计提升了17%-18%，可类比于初代14nm和14nm+++之间的关系。

10SF更新了FinFET设计以及一种新型的SuperMIM（metal-insulator-metal）电容设计。新型的FinFET晶体管设计主要包含了三部分：

其一是源极、漏极晶体结构的外延生长得到加强，实现应力的增强、电阻的降低，自然就有更多的电流可以通过沟道。其二，加强的源极、漏极结构，以及gate制造工艺改善，实现更高的沟道迁移率，让载流子以更快的速度移动。其三，gate pitch（gate栅极之间的间距）增加，针对有性能要求的部分提供更高的驱动电流。

Intel各代工艺节点密度预估值，单位：百万晶体管每平方毫米

有关其中的第三点，gate pitch增加从直觉上来看，应该会引起对应单元的晶体管密度下降。不过这一点其实也没什么好大惊小怪的。在14nm时代，14++的晶体管密度就低于14nm原本的工艺，属于常规操作（注意：晶体管并不是均匀分布的，要了解晶体管密度的概念，仍建议阅读本文的上篇）。

金属层部分也是10SF更新的重点，在比较靠下的金属层，Intel引入一种新型的更薄的barrier阻隔层材料，令VIA（硅通孔）的电阻降低30%。有关什么是barrier和VIA，上篇已经有过讲解。这项改进的本质，是加强金属层之间的互联性能。

金属互联的更高层，Intel采用一种新型的SuperMIM（metal-insulator-metal）电容（MIM是电路设计中一种常见的电容，由两层金属层外加中间high k介电材料层构成，以较低的寄生效应提供较高的电容密度）。

Intel宣称，这种设计相比占地面积相同的业界标准MIM电容，电容量增加5倍，实现电压降低和性能提升。Intel强调说，这是行业内的领先设计，通过新型high k材料在<0.1nm的薄层中沉积，在两个或多种材料类型之间构成所谓的超晶格（superlattice）。

除了10SF之外，前文也提到Intel规划中还有个10nm Enhanced SuperFin。这次更新的详情预计Intel会在今年下半年公开，此前Intel提到10ESF对于数据中心会有特别的价值。下半年将要问世的第12代酷睿Alder Lake就会采用10ESF工艺。从此前的规划来看，+++所要实现的应该是晶体管性能较大程度的提升。

就目前Intel制造工艺的规划来看，其更新速度仍然不是特别乐观。去年3月份，Intel CFO在摩根士丹利会议上就提到暂时失去在芯片制造工艺方面的优势地位，并且到5nm时代才能重新回到统领地位。不幸的是，Intel此后很快宣布7nm计划再次延后。回归王者地位似乎正变得遥遥无期。

鉴于Intel极度依赖尖端工艺——这一点和台积电和三星还不大一样，制造工艺的落后致企业内部发生震荡。今年IDM 2.0战略的宣布也因此在情理之中。IDM 2.0计划主要包括1.仍坚持自主制造不动摇；2.与外部foundry合作；3.自家foundry提供更“认真的”代工服务。加上如今的x86阵营整体面临前所未有的冲击，摆在Intel现任CEO Pat Gelsinger面前的这条路，可比当年看来也相当不妙的奔腾4时代要艰险多了。

责编：Luffy Liu