系统级单芯片(SoC)的功能整合由IP区块转向一个个实体小芯片(Chiplet)的技术，是近来被热烈讨论的话题；而从刚落幕不久的2021年度(以虚拟形式举行)的国际固态电路会议(ISSCC)上有一整场论坛聚焦于Chiplet，更可以看出这种新设计典范受重视的程度。
除非拥有一个完整且开放的生态系统，Chiplet仍然只会是少数顶尖芯片大厂会采用的解决方案，而晶圆代工业者将扮演一个关键角色；对此台积电(TSMC) Pathfinding for System Integration副总经理暨卓越科技院士余振华(Douglas Yu)，在2021年国际固态电路会议(ISSCC)的Chiplet论坛上分享了台积电的规划。
台积电是从“后摩尔定律”(More Moore，MM)与“超越摩尔定律”(More than Moore，MtM)两个面向来推动尖端半导体工艺的演进。在MM的部份，余振华的简报提及数个Chiplet方法的关键驱动力，如高性能运算(HPC)芯片的尺寸，与数字逻辑不同步的I/O微缩，以及重复使用IP以加速产品上市时程。最后一点尤其重要，将众多功能划分为不同的小芯片(即Chiplet)，能让专属的设计团队维持自己的最佳开发进度。
台积电从三个方向维持半导体技术创新，理想的模式是同步进行并相互合作。
(图片来源：ISSCC 2021)
不过Chiplet的焦点在于MtM。台积电积极投入高端封装技术已有好一段时间，其扇出式晶圆级封装(InFO)，在2016年获得苹果(Apple)的A10应用处理器采用，成为颠覆手机芯片的技术。台积电将前段工艺3D (即SoIC硅堆栈技术)与后段工艺3D (InFo与CoWoS等先进封装技术)整合在新命名的“3DFabric”平台之下。
台积电的SoIC提供互连性能更佳的芯片3D堆栈方法。
(图片来源：ISSCC 2021)
台积电并在Chiplet论坛提出针对未来芯片3D整合趋势的“3D ID”(3D interconnect density)定律，也就是SiP系统中，芯片间水平联机最高密度x垂直联机最高密度的3D芯片互连密度，会以每两年增加两倍的速度演进。
台积电的3DID定律。
(图片来源：ISSCC 2021)
来自研究机构imec的观点
考虑到台积电在简报中提到的芯片互连密度(3DID定律)，值得更近一步检视能快速预测技术进展的一些研发成就。在3D IC领域的知名研究者，比利时研究机构imec资深研究员暨研发副总裁，以及3D系统整合技术项目总监Eric Beyne在ISSCC 2021深入探讨了将在未来3D整合领域扮演决定性角色的技术。
imec的3D互连技术蓝图。
(图片来源：ISSCC 2021)
在3D互连技术方面，3D互连覆盖的范围从1毫米(mm)以下的堆栈封装──如POP (package-on-package)──到100纳米(nm)以下采用晶体管堆栈的真正3D IC。在后者，互连密度超越108/mm2，换句话说，今日采用的典型制造技术还有许多可以进步的空间。以imec的观点来看，芯片3D整合有以下三大关键元素：
- 硅穿孔(Through-silicon-via，TSV)；
- 裸晶(die)对裸晶、裸晶对晶圆堆栈与互连；
- 晶圆对晶圆键合(bonding)与互连技术。
Beyne指出，研究结果展现了TSV微缩的良好前景，不过商业产品中的通孔(via)仍维持静态，问题在于“互连间隙”(interconnect gap)。微凸块(microbump，μbump)还未能达到充分利用TSV的程度，有必要进行更积极的微缩。
imec表示，微凸块需要非常积极的微缩才能跟上TSV的密度。
(图片来源：ISSCC 2021)
imec的团队正在努力改善微凸块的密度，Beyne展示了透过热压键合(thermocompression bonding)将焊锡凸块间距缩小至7微米(μm)以下。扫描电子显微镜(SEM)显示了一个堆栈4颗裸晶、7μm 间距的TSV凸块/互连范例，显然imec希望产业界了解其机会所在，以及需要让微凸块能跟上TSV技术的发展速度。
编译：Judith Cheng
责编：Yvonne Geng
（参考原文：AMD, TSMC & Imec Show Their Chiplet Playbooks at ISSCC，By Don Scansen）
相关阅读：Chiplet怎么“玩”？AMD分享经验
您可能感兴趣
