DDR5内存规范正式发布，国内外厂商进展如何？

在之前单核心和多核心时代，人们只需要不断地提升内存的数据传输带宽就能够提升CPU获取数据的能力。不过随着CPU内核数量继续保持上升趋势，CPU尤其是单个CPU核心的数据获取能力难以增长，甚至陷入了停滞的地步。

从美光科技公开的资料显示，2000年到2019年，内存带宽大幅度提升，从约1GB/s迅速提升至目前的接近200GB/s，但这仍赶不上处理器核心数量大幅度提升。从早期的单核心、双核，到目前一个系统中最高可以超过60个处理器核心，在超多核心处理器的系统中，每个处理器内核的可用带宽是严重不足的，DRAM带宽迫切需要改善。

内存带宽增长速度远远赶不上处理器性能的提升速度

2020年7月15日，JEDEC固态技术协会正式发布下一个主流内存标准DDR5 SDRAM的最终规范（JESD79-5），为全球计算机内存技术拉开新时代序幕。

2007年DRAM产业迎来DDR3时代，2012年正式步入DDR4，而DDR5是DDR标准的最新迭代，它再次扩展了DDR内存的功能，将峰值内存速度提高了一倍，同时也大大增加了内存容量。基于新标准的硬件预计将于2021年推出，先从服务器层面开始采用，之后再逐步推广到消费者PC和其他设备。

JEDEC预计，DDR5的生命周期将和DDR4一样长，甚至更长一些。DDR3和DDR4都享有大约7年的生命周期，DDR5拥有更长的保质期，得益于技术产业的不断成熟。

据外媒anandtech报道，和之前的每一次DDR迭代一样，DDR5的主要关注点再次放在提高内存密度以及速度上。JEDEC希望将这两方面都提高一倍，最高内存速度将达到6.4Gbps（标准频率 6400MHz），而单条LRDIMM的容量最终将能够达到2TB，最大UDIMM容量为128 GB。同时，还有一些较小的变化，以支持这些目标或简化生态系统的某些方面，如on-DIMM电压调节器以及片内纠错代码（on-die ECC）。

图自：AnandTech

堆叠技术让单颗、单条容量更大

首先是容量和密度，因为这是与DDR4相比最直接的标准变化。据anandtech，DDR5将允许单颗内存芯片的密度达到64Gbit，是DDR4最大密度16Gbit的4倍。再加上Die堆叠，最多允许8个Die堆叠为一个芯片，那么40个元件的LRDIMM可以达到2TB的有效内存容量。

不过16GB可能是单条DDR5内存比较常规的容量，单条最大理论容量能够达到256GB，甚至达到了目前多数HEDT平台的最大支持内存容量。而对于更简陋的无缓冲DIMM来说，这将意味着最终会看到DIMM容量达到128GB的典型双列配置。

当然，当芯片制造赶上规格所能允许的范围时，DDR5规格的峰值容量将用在标准生命周期的后期，首先，内存制造商将使用当今可达到的密度8Gbit和16Gbit芯片来构建DIMM。因此，虽然DDR5的速度提升相当直接，但随着制造密度的提高，容量的提升将更加缓慢。

单DIMM双通道，速度翻倍

DDR5再次提高了内存带宽。每个人都希望获得更高的性能（尤其是在DIMM容量不断增长的情况下），这也是这次DDR5提升的重点。

对于DDR5来说，JEDEC希望比通常的DDR内存规范更积极地开始工作。通常情况下，新的标准是从上一个标准的起点开始的，例如DDR3到DDR4的过渡，DDR3正式停止在1.6Gbps，DDR4内存的起步频率在2133MHz，较为顶级的产品能够达到4400MHz以上，这还需要处理器和主板等多方面的支持。然而对于DDR5来说，JEDEC的目标要高得多，预计将从4.8Gbps (标准频率 4800MHz)起跳，比末代DDR4 官方3.2Gbps（标准频率 3200MHz）最高速度快了50%左右，总传输带宽提升了38%。而在之后的几年里，当前版本的规范允许数据速率达到6.4Gbps，比DDR4的官方峰值快了一倍，最高可摸到8400MHz。

这些速度目标的基础是DIMM和内存总线的变化，以便在每个时钟周期内提供和传输更多数据。对于DRAM速度来说，最大的挑战来自于DRAM核心时钟速率缺乏进步。专用逻辑仍然在变快，内存总线仍然在变快，但支撑现代内存的基于电容和晶体管的DRAM时钟速度还不能超过几百兆赫。因此，为了从DRAM Die中获得更多的收益--维持内存本身越来越快的假象，并满足实际速度更快的内存总线--已经需要越来越多的并行性。而DDR5则再次提升了这一要求。

这里最大的变化是，与LPDDR4和GDDR6等其他标准情况类似，单个DIMM被分解为2个通道。DDR5将不是每个DIMM提供一个64位数据通道，而是每个DIMM提供两个独立的32位数据通道（如果考虑ECC因素，则为40位）。同时，每个通道的突发长度从8个字节（BL8）翻倍到16个字节（BL16），这意味着每个通道每次操作将提供64个字节。那么，与DDR4 DIMM相比，DDR5 DIMM以两倍的额定内存速度（核心速度相同）运行，将在DDR4 DIMM提供的操作时间内提供两个64字节的操作，使有效带宽增加一倍。

总的来说，64字节仍然是内存操作的神奇数字，因为这是一个标准缓存线的大小。如果在DDR4内存上采用更大的突发长度，则会导致128字节的操作，这对于单条高速缓存线来说太大，如果内存控制器不想要两条线的连续数据，充其量也会导致效率/利用率的损失。相比之下，由于DDR5的两个通道是独立的，一个内存控制器可以从不同的位置请求64个字节，这使得它更符合处理器的实际工作方式，并避免利用率的损失。

对标准PC台式机的净影响是，取代了DDR4系统模式，即2个DIMM填满2个通道进行2x64bit设置，而DDR5系统的功能将是4x32bit设置。

这种结构上的变化在其他地方有一些连锁效应，特别是要最大限度地提高这些小通道的使用率。DDR5引入了更细粒度的Bank（数据块）和Bank Group（数据组）存储体刷新功能，数量翻番到32，每Bank的自刷新速度翻番到16Gbps。这将允许一些k存储体在其他使用时进行刷新，能更快地完成必要的刷新（电容补给）、控制延迟、并使未使用的存储库更快可用。存储体组的最大数量也从4个增加到8个，这将有助于减轻顺序内存访问的性能折扣。

快速总线服务：决策反馈均衡化

相比之下想办法增加DRAM DIMM内的并行化量，提高总线速度既简单又困难：概念简单，执行起来比较难。最后要想让DDR的内存速度提高一倍，DDR5的内存总线需要以两倍于DDR4的速度运行。

为了实现这一目标，DDR5有几项改变，但令人惊讶的是，并没有对内存总线进行任何大规模、根本性的改变，如QDR或差分信令。相反，JEDEC及其成员已经能够通过略微修改的DDR4总线来实现他们的目标，尽管它必须在更严格的公差下运行。

这里的关键驱动力是引入决策反馈均衡（DFE）。在很高的层次上，DFE是一种通过使用内存总线接收器的反馈来提供更好的均衡，从而降低符号间干扰的手段。而更好的均衡，又可以让DDR5的内存总线以更高的传输速率运行所需的更干净的信令，而不至于发生故障。同时，标准中的一些较小的变化也进一步帮助了这一点，例如增加了新的和改进的训练模式，以帮助DIMM和控制器补偿内存总线上的微小时序差异。

以后DIMM自己调节电压啦

在核心改变密度和内存速度的同时，DDR5也再次提高了电源效率。在规格上DDR5的工作电压Vdd将从DDR4的1.2v降至1.1v，相对于DDR4减少了功耗，但这一特性提升并没有像DDR4和之前DDR标准换代时幅度那么大。

JEDEC还利用DDR5内存标准的推出，对DIMM的电压调节方式进行了相当重要的改变。简而言之，电压调节将从主板转移到单个DIMM上，让DIMM负责自己的电压调节需求。这意味着DIMM现在将包括一个集成的电压调节器，这适用于从UDIMMs到LRDIMMs的所有产品。

JEDEC将此称为“随用随付”的电压调节，旨在通过它来改善/简化DDR5的几个不同方面。最重要的变化是，通过将电压调节转移到DIMMs本身，电压调节不再是主板的责任。主板则不再需要为最坏的情况--比如驱动16个庞大的LRDIMM--简化主板设计，并在一定程度上控制成本。当然，反过来说，它将这些成本转移到了DIMM本身，但这样一来，系统构建者至少只需要购买和DIMM一样多的电压调节硬件，因此也就有了PAYGO理念。

根据JEDEC的说法，On-DIMM稳压器还将使一般的电压容差更好，提高DRAM的良品率。

由于这些电压调节器的实现细节将由内存厂商决定，所以JEDEC并没有对其进行过多的说明。客户端UDIMM和服务器（L）RDIMM将有单独的稳压器/PMIC，以反映它们的功耗需求。

针脚数不变，布局有变

最后，正如早期厂商的原型产品已经广泛展示的那样，DDR5将保持与DDR4相同的288个引脚数，针脚宽度0.85mm。这反映了DDR2到DDR3的过渡，其中的引脚数也保持在240个引脚。

然而，不要指望在DDR4插槽上兼容DDR5 DIMM。虽然引脚数量没有改变，但引脚布局却发生了变化，以适应DDR5的新特性--尤其是其双通道设计。

这里最大的变化是命令和地址总线被缩小和分区，引脚被重新分配到第二个内存通道的数据总线上。DDR5将不再是单一的24位CA总线，而是有两个7位CA总线，每个通道一个。当然，7位远远不到旧总线的一半，所以对于内存控制器来说，换来的事情变得更加复杂。

DDR5颗粒引脚排布

除了DIMM外观外，JEDEC也给出了DDR5颗粒的引脚排布方式。目前JEDEC展示的DDR5颗粒全部采用BGA的方式封装，拥有三种数据宽度，分别是x4、x8和x16。所谓数据宽度，是指内存一次可以读取的数据倍数，比如x8的产品拥有8个数据缓冲，可以一次性处理8组数据。

三种不同类型的DDR5颗粒引脚排布方式

在DDR5上，x4和x8类型的颗粒拥有13列触点，每列触点分为2组左右对称排列，一组有3个触点，总计13×3=39个触点，触点之间的间距为0.8mm。相比之下，x16类型的颗粒，拥有16列触点，每列是6个共两组。

同时JEDEC也提到一些额外的触点将用于保证芯片焊接后的力学性能，因此同为x16类型的颗粒，还有一种加强的版本，触点列数会更多一些，达到了22列之多，不过第一列和最后一列一般用作机械固定，另外的第2、3、20、21四列空余。

明年，国际大厂将推出对应产品

JEDEC 固态技术协会早在 2017 年就开始和各大 SDRAM 厂商协作，着手起草 DDR5 SDRAM 标准，并于 2018 年公布了 DDR5 SDRAM 技术规范草案，在此之后就一直没有确切的消息流出。规范虽然官方说是7月15日发布，但各大内存厂商早已经开发出了DIMM的原型，现在要考虑的是何时将第一个商用硬件推向市场。

预计DDR5整体采用曲线将与早期的DDR标准相似。也就是说，JEDEC预计DDR5将在12到18个月内随着硬件的最终确定而开始出现在设备中，并逐步增加。他们预计服务器将再次成为早期采用的驱动力，尤其是主要的超大规模厂商，至于消费级的产品可能需等到2021年或更晚才会和大家见面。

对于本次DDR5内存标准的发布，AMD、英特尔、三星、美光、SK海力士等厂商纷纷出面站台。

SK海力士在今年4月宣布，其DDR5内存定于今年内量产，初期以 10nm 级 16Gb 容量为主（6 月已推出），支持 5.2Gbps 的数据传输速率，单条最大 32GB，后期会给出 8Gb、16Gb、24Gb、32Gb、64Gb 供选择，单条最大容量可到 128GB。

三星电子早在2015年就开始研究DDR5，还不时露出一点技术细节和规划。今年 3 月，三星宣布将在 2021 年正式开始量产 DDR5 内存，并且使用 EUV 工艺，制作将会在韩国平泽的新工厂进行。

美光在今年1月份率先出样基于 1Znm 工艺的 DDR5 内存，根据美光的说法，性能至少提升了 85%，但与 DDR5-6400 还有差距。2月美光科技实现了全球首款LPDDR5的量产，产品搭载于小米10智能手机之中。

美光方面表示，他们将发起了 TEP 技术支持计划，和行业伙伴一道加速DDR5内存在下一代计算平台中的使用。美光说的合作伙伴包括Cadence、Rambus、Synopsys等等等，其中与Cadence合作验证了15款以上IP。早在2018年10月，Cadence就展示了首款DDR5内存验证模组，其中DRAM芯片来自美光科技，而接口层则采取自研，产品容量16GB，数据传输速率4.4Gbps。

新思科技这边的Design Ware存储器接口IP解决方案，支持DDR5和LPDDR5 SDRAM规范所有必需功能，使设计人员能够将必要功能集成到芯片中：通过PHY中的嵌入式校准处理器进行固件训练，优化启动时的内存训练，以实现系统级别的最高数据可靠性裕度。同时，可以快速更新训练算法，无需更改硬件。

全球第四大内存厂商南亚科技，虽然在三星、海力士和美光挤压下，份额只有 3%不到，但在DDR5上却宣布将转向自研的 10nm 级内存，并建设产线，下半年试产。此前，南亚科技的内存技术授权一直来自美光。

各大DRAM厂商发展路线图

两大x86处理器厂商，英特尔和AMD的14nm及10nm处理器都没有明确过DDR5内存支持，但这只是时间问题。

比如AMD下半年基于Zen 3的热那亚（EPYC 3），另外据业内人士称，AMD 在 2022 年发布的 Zen4 架构锐龙处理器，将会是其首个支持 DDR5 的个人桌面平台。

英特尔的首发产品来得可能还要晚些，据称明年底的Eagle Stream平台（LGA4677）将会是首发，其7nm工艺Sapphire Rapids架构服务器处理器支持DDR5内存，消费级还要再等等。

国内厂商动向

国产DRAM厂商方面，合肥长鑫2019年9月份量产了具备完全自主知识产权的DDR4芯片，并于2020年2月开始对外供货。这是国内首次大规模量产自研的内存芯片，频率可达2666MHz、2666MHz、3733MHz，代表着我国 DRAM产业达到真正意义上的全球主流水平。2020年上半年来，已经有包括威刚、七彩虹、光威在内的五六家品牌宣布推出采用长鑫内存芯片的内存条。

2020年7月初，安徽省经济和信息化厅曾印发《重点领域补短板产品和关键技术攻关任务揭榜工作方案》通知。《方案》指示，将聚焦安徽省内高科技产业和制造业，用 2-3 年时间突破一批制约产业发展的关键技术，还制定了 2020 年揭榜任务，其中就包括低功耗高速率 LPDDR5 DRAM 产品。《方案》要求实现中高端移动、平板及消费类产品 DRAM 存储芯片的自主可控、研发出更先进的 LPDDR5 并实现产业化、14/15nm 工艺研发等。

此次官方为企业指定的计划时间是 2-3 年内，依托DRAM 17nm及以下工艺，攻关高速接口技术、Bank Group架构技术、低功耗电源（电压）技术以及On-die ECC技术。但根据长鑫此前的路线图，早在《方案》发布前已开始研发下一代 DDR5/LPDDR5 内存等工艺技术，最快2021年底可推出产品。

工艺方面，目前长鑫量产的内存颗粒使用10G1工艺，属于第一代 10nm 级工艺，相当于 19nm 工艺，对比三星来说落后两三代水平。根据长鑫后续规划的内存新品及工艺，预计还会有10G3、10G5工艺，大概率会沿着1X、1Y、1Znm工艺的演进，相当于16-19、14-16、12-14nm的水平。按照长鑫此前的产品路线图，在DDR5/LPDDR5这个节点，工艺预计会来到10G5。

此外，澜起科技也在积极布局研发 DDR5，提供面向DDR5 RDIMM（寄存式双列直插内存模组）和LRDIMM（减载双列直插内存模组）应用的高性能、低功耗的DDR5内存接口解决方案。据悉，目前澜起已经完成 DDR5 第一子代工程版芯片流片及功能验证，各项指标和功能符合预期，预计将在未来两年内完成第一代 DDR5 芯片的研发和产业化。

澜起官网上的DDR5数据缓冲器（DB）和寄存时钟驱动器（RCD）产品介绍

责编：Luffy Liu

本文综合自JEDEC 、IT之家、anandtech、微型计算机、techspot、快科技、泡泡网报道