三星与台积电的工艺之争再掀高潮：盘点两家10纳米以下工艺及EUV方案

本文转自：芯思想 ChipInsights
原标题：三星EUV产线投产，晶圆代工争霸赛再启高潮

2020年2月20日，三星电子宣布，其位于华城的EUV专用生产线（V1-lines）已经开始批量生产。这是三星第一条EUV专用生产线。
 
V1生产线于2018年2月23日正式破土动工，2019年下半年开始测试晶圆生产，第一批产品将于第一季度交付给客户。
 
根据三星的计划，V1生产线目前正在生产采用7纳米和6纳米工艺技术的最先进的移动芯片，并将继续采用更精细的电路，直至3纳米工艺节点。预计到2020年底，V1生产线的累计总投资将达到60亿美元，并将根据市场情况确定额外投资。
 
预计7nm及以下工艺节点的总产能将比2019年增长三倍。预计V1系列将在响应快速增长的全球市场对一位数节点代工技术的需求方面发挥关键作用。
 
随着V1生产线的投入使用，三星现在在韩国和美国共有6条晶圆代工生产线，其中包括5条12英寸生产线和1条8英寸生产线。
 

 
S1-lines位于韩国器兴（Kiheung）厂区，建成于2005年，是三星首条12英寸逻辑代工生产线，目前量产65纳米至8纳米低功耗芯片，产品主要用于计算机网络、智能手机、汽车、以及日益成长的物联网市场等。
 
S2-lines位于美国奥斯汀（Austin）厂区，是由原8英寸厂改造而来；2010年8月开始洁净室建设，2011年4月开始12英寸逻辑产品投产，当年达产43000片；目前量产65纳米至14纳米产品。2010年设立研发中心，旨在为系统LSI部门开发高性能、低功耗、复杂的CPU和系统IP架构和设计。
 
S3-lines位于韩国华城（Hwasung）厂区，是2018年建成投产的12英寸逻辑生产线，目前主要生产10纳米至8纳米产品，将是三星7纳米产品的主力生产厂。
 
S4-lines位于韩国华城厂区，是CMOS影像传感器（CIS）专用生产线，2017年开始对原DRAM产线11-lines和13-lines进行改造，目前CIS产能约8万片。
 
6-lines位于韩国器兴，是一座8英寸晶圆代工厂，于2016年开放，从180纳米到70纳米节点都可涵盖，工艺技术包括嵌入式快闪记忆体（eFlash）、功率元件、影像感测器CIS，以及高电压制程的生产，主要服务于韩国本土的Fabless。

工艺之争

三星独霸全球半导体野心由来已久，在TFT-LCD面板领域让台湾五虎落寞；在DRAM领域，将台湾茂德逼得破产，让力晶被迫转型晶圆代工，赶得华亚投入美光怀抱。
 
随着2017年三星坐上世界最大半导体宝座后，三星独霸全球半导体野心也越来越膨胀，在CIS领域，2017年和2018年连续投入两座12英寸厂约7万片产能，步步紧逼索尼；在晶圆代工领域，2017年5月12日，将晶圆代工业务部门从系统LSI业务部门中独立出来，成立三星电子晶圆代工，开始直接挑战台积电。
 
有媒体称，三星EUV产线的投产以及成功交付高通全球首个5纳米产品骁龙X60基带芯片，都将给台积电带来些许压力。台积电则认为，高通的5纳米芯片还没确定是否由三星独家代工，之前的7纳米是两家共担，骁龙865给台积电代工，7nm EUV工艺的骁龙765则是三星代工，而且相信高通明白，与三星共舞，就是与蛇共舞。
 
之前，芯思想已经在《三星目标高远，争当全球第一：存储芯片，晶圆代工，CMOS图像传感器，还有营收》和《晶圆代工：三星力拼台积电有几多胜算》两篇文章中，对三星的代工情况进行了分析。

三星10纳米以下工艺和EUV方案

先来看三星在10纳米以下工艺和EUV方案的准备情况。
 
三星10纳米以下第一个节点本来是7纳米，但是由于7纳米量产受阻，黑面推出8纳米，8纳米制程的8LPP是10LPP的升级终极版，相比10LPP提升10%效率，减小10%面积。
 
三星将在7纳米工艺及以下工艺全面使用EUV方案。7LPE已经在2019年4月已经完成验证，布随着V1产线的投产，表示三星7LPP已经准备好。但是试产和量产是两个不同的过程，如何保证量率和技术迭代，对三星是个挑战，千万不要再犯当年14纳米的错。高通首款5G SoC 单芯片骁龙765 / 765G就是采用7LPP工艺，不过7LPP好像较计划有所推迟。
 
7纳米之后就是5纳米。三星表示，5LPE将采用三星独特的智能缩放（Smart Scaling）解决方案，将其纳入基于EUV的7LPP技术之上，可实现更大面积扩展和超低功耗优势。20200年2月，高通发布的骁龙X60基带芯片就是采用5LPE工艺。
 
5纳米之后，就是4纳米。三星表示这是最后一次应用FinFET技术，延续5LPE工艺的成熟技术，方便客户升级，4纳米芯片面积更小，性能更高，可以快速达到高良率量产。同时，三星还计划在2020年推出6LPE和4LPE工艺。
 
4纳米之后就是3纳米。目前三星3纳米制程分3GAE、3GAP两个时代。首发3GAE是第一代GAA技术，根据官方说法，因是全新GAA晶体管结构，三星使用纳米设备制造出MBCFET（Multi-Bridge-Channel FET），可显著增加晶体管性能，以取代FinFET晶体管技术。此外，MBCFET技术还能兼容现有FinFET制程技术及设备，加速制程开发及生产。2019年三星曾表示，与7纳米制程相比，3纳米制程可将核心面积减少45%，功耗降低50%，整体性能提升35%，预计最快2021年量产。
 
说完三星，再来看台积电在10纳米以下工艺和EUV方案的准备情况。

台积电在10纳米以下工艺及EUV方案

台积电10纳米以下第一个制程是7纳米（N7）。采用DUV加浸没式加多重曝光方案的7纳米于2017年4月开始风险生产，，2018年第三季开始贡献营收，在2018年有40多个客户产品流片，2019年有100多个新产品流片。与10nm FinFET工艺相比，7nm FinFET具有1.6倍逻辑密度，约20%的速度提升和约40%的功耗降低。有两个工艺制程可选，一是针对AP（N7P），二是针对HPC（N7HP）。联发科天玑1000、苹果A13和高通骁龙865都是采用N7P工艺。
 
台积电第一个使用EUV方案的工艺是N7+。N7+于2018年8月进入风险生产阶段，2019年第三季开始量产，N7+的逻辑密度比N7提高15%至20%，同时降低功耗。
 
7纳米之后是6纳米（N6）。2019年4月份推出的6nm制程技术，采用EUV光刻解决方案，将在2020年第一季风险试产，第三季实现量产。据悉N6工艺比N7工艺提供高出18%的逻辑密度，设计规则与N7完全兼容，使其全面的设计生态系统得以重复使用为，且加速产品上市时间。
 
接下来是5纳米（N5）。5纳米于2019年3月进入风险生产阶段，预期2020年第二季拉高产能并进入量产。主力生产工厂是Fab 18。与7纳米制程相较，5nm芯片密度增加80%，在同一运算效能下可降低15%功耗，在同一功耗下可提升30%运算效能。
 
N5P：N5P（5nm+）预计2020年第一季开始试产，2021年进入量产。与5nm制程相较在同一功耗下可再提升7%运算效能，或在同一运算效能下可再降低15%功耗。
 
至于3和2纳米，台积电表示已经在研发中，并宣布了3纳米和2纳米的工艺建设计划。至于3纳米制程细节今年4月将见分晓。
 
总体来看，在10纳米之下的工艺制造竞争中，台积电技高一筹，领先三星大概一年半载的时间。虽然5纳米制程，三星表示交付首个5纳米芯片，但对于台积电来说，也不是坏事，如当年14纳米和16纳米之争，还不是台积电笑到最后。

责编：Amy Guan