同样是台积电7nm，苹果和华为的7nm其实不一样

8nm：只差1nm的距离

和台积电针对7nm的态度不同，三星似乎很早就铁了心要给7nm直接上EUV，而不像台积电那样仍在早期的7nm方案中采用DUV和多重曝光。而在7nm EUV真正成熟以前，其过渡节点是一种名为8nm LPP的工艺，听起来也就少了1nm——虽然如今的这个数字不过就是个营销名词罢了。

采用8nm LPP相对知名的芯片也就是三星自家的Exynos 9820了，即应用于Galaxy S10手机的那款主SoC。在我们先前的对比文章中就不难发现，Exynos 9820相较同代、相近IP方案的产品，在性能和效率方面是多有不及的[5]。这个锅当然不能完全由8nm LPP工艺来背，但8nm LPP也绝对是拖后腿的重要一环。

8nm LPP是三星最后一代完全的DUV工艺技术。三星认为7nm的正确选择一定是EUV，但在10nm和7nm之间又有个空缺位置，所以8nm就诞生了。从一些关键参数来看，8nm LPP更像是三星10nm的改良加强版。即便就其名称来看，它与7nm十分接近。

数据来源: WikiChip[6]

三星早前宣称，其10nm工艺的gate pitch是64nm，Wikichip从高通获悉实际的值应该是68nm[6]。M1, Mx pitch为48nm（这个值应该可以理解成interconnect pitch最小金属间距）。在8nm这个节点上，这两个值分别是64nm、44nm，相较10LPP节点的确有缩减，但缩减幅度比较有限，相比台积电N7的距离也不小。而且三星8nm LPP的fin pitch相较10nm LPP没有变化。

不过最小金属间距来到44nm这个尺寸，DUV也需要quad patterning（四重曝光）——就这个意义来说，8nm LPP的成本也真的不低。因为ArF光源本身的波长有193nm，要克服衍射效应、刻更小的图案，业界为此引入了不少方案包括光学邻近效应修正（optical proximity correction）、双重曝光（double patterning）、四重曝光（quad patterning）。在双重曝光的方案上，三星选择的技术叫LELE（Litho-Etch-Litho-Etch），而不是SADP（自对准双重图案曝光）。

来源: WikiChip[7]

WikiChip曾介绍过LELE的原理，借此亦可理解DUV多重曝光的基本思路，即便不同方案的步骤会有差异[7]。首先如上图所示，要有基底（substrate）、图案层（device layer）、硬掩膜（hardmask）。在LELE方案中，如果我们要达成interconnect pitch（最小金属间距）为64nm，那么就有了如下工序。

来源:WikiChip[7]

photoresist胶在mask覆盖下曝光，形成需要的图案。由于我们的目标是64nm的interconnect pitch，所以起始图案间距可以控制在128nm（左上图：Litho 1）；随后就将图案，通过第一次蚀刻转到硬掩膜之上——残留的这层硬掩膜会作为后续步骤的掩膜存在（右上图：Etch 1）；用另一组图案和photoresist，重复该过程，仍采用相同的128nm图案间距进行lithography（左下图：Litho 2）；最后再用硬掩膜和photoresist作为蚀刻掩膜，二次蚀刻后就在下面的图案层形成了所需的图案（右下图：Etch 2），由于两次litho-etch操作，就形成了64nm的interconnect pitch。

在10nm制程上，三星用到了三重曝光LELELE。三星在8nm节点上也并没有采用如今广为人知的SAQP（自对准四重图案曝光），而是LELELELE（四次LE）。三星也是行业内第一家采用LELELELE做多重曝光的，这种方案带来了更大的设计弹性，不过实际也伴随更大的复杂性和问题。

来源: WikiChip[6]

在8nm这代工艺节点上，如WikiChip所说，三星也提供两种standard cell方案，分别是HD高密度、uHD超高密度。其中HD cell和10nm LPP节点一致；uHD是全新的cell方案，去掉一个P fin，cell高度缩减至0.9倍。三星宣称这种方案比之前的10LPP cell缩减了15%的逻辑面积。上面这张图是NAND2门的10nm HD与8nm uHD工艺对比，还是能够看到尺寸缩减的。

相对更具体地对比一下，三星10nm HD实现的晶体管密度大约51.8 MTri/mm²，8nm uHD可达成的晶体管密度为61.2 MTr/mm²。这个值与台积电N7 HP高性能方案还比较接近，但和N7 HD高密度低功耗方案就有些距离了。

所以Imagination在发布会上说骁龙855的Adreno 640若为100%面积，则Exynos 9820的Mali G76MP12需以184%的面积才能达到相同性能——GPU IP固然也是其中一部分原因，但前者采用台积电N7工艺，后者采用三星8nm LPP工艺，就不同的晶体管密度来看，工艺本身产生的影响也还是比较大的。

如果就晶体管来看，三星宣称8nm LPP的gate长度（Lg）缩减5%，可以造成栅电容（gate capacitance）小幅提升。金属栅堆叠（metal gate stack）也做了进一步的改良，增加驱动电流。

Lg的缩减对于pFET和nFET而言实则也是不对等的，三星为此采用了一些优化方案，包括对源极/漏极蚀刻（source/drain etch）的优化，锗化硅掺杂等。三星宣称pFET的Vt（阈值电压）控制会比10LPP略好。而晶体管的fin则略窄、略高了一点点（三星的第五代fin），改良后可实现对短沟道效应（short-channel effect）更好的控制。还有一些优化方案则着力于减少导通电阻，pFET和nFET的接触电阻有不同程度减少。

在上述各项提升后，三星宣称相同IDDQ（静止状态下VDD电源电流）下环形振荡器AC频率提升8-10%，以及有7-10%的功耗下降。8nm pFET contact与eSiGe（嵌入在硅衬底中、晶体管沟道区域末端处的外延锗化硅）优化，相比10LPP产生了大约5%的DC增益；nFET S/D（源极/漏极）与contact优化，也产生了5-8%的提升。[6]

从上述所有改进实则不难发现，8nm LPP还是花了不少资源和投入去做的，甚至是行业内的第一个LELELELE四重曝光方案用于BEOL——之前的10nm都还没有应用四重曝光。或许从这个意义上来说，8nm的称谓大概并没有什么问题。

只是不知道，在同代手机SoC中表现偏弱的Exynos 9820，究竟是IP设计层面的问题，还是工艺层面的问题，亦或两者皆有？

传说中的EUV“真7nm”

有人将Kirin 990 5G的7nm称作“真7nm”，我们猜测这里的“真”指的应该是EUV的应用，因为Kirin 990 5G的N7+的确有多层真正开始采用EUV。以这个标准来看，除了台积电的N7+，三星的7nm LPP也可以认为是“真7nm”了。

VLSI 2018技术大会上，三星呈现了“第二代7nm制程技术”。但在后续10月份的Arm TechCon之上，WikiChip报道称，三星对路线图做了更新，最初的第二代7nm制程，似乎已更名5nm LPE（三星以前就有这种传统）。而原本三星7nm节点，还区分初代7LPE和二代7LPP，现似已被统称为7LPP。在设备生产细节方面，7LPP与8LPP在很多方面是共享了技术的，所以8nm LPP很大程度上也是在为三星7nm工艺积累经验。

大会上呈现的三星7nm LPP的关键参数如下：

数据来源: WikiChip[7]

这组数据现在看来可能并不准确——尤其是在三星后续更新了路线图和节点规划之后。但如果就这组数字来看，是优于8nm LPP和台积电的N7、N7P的。WikiChips给出的数据显示，如果从standard cell来看，其高度缩减还是相当之大的，达到了243nm（6.75T），是8nm LPP的64%，10nm LPP的58%。一个NAND2 cell面积为0.0394μm²，是8nm与10nm的54%和46%。