同样是台积电7nm，苹果和华为的7nm其实不一样

在谈最先进半导体制造工艺的时候，2019年的SoC似乎绝大部分都可以统归为7nm。但是当我们去细看不同手机SoC甚至PC CPU的工艺制程时，大家的7nm似乎都有些差别。我们汇总如今比较流行的一些SoC，所用工艺制程情况如下：

即便都是7nm，但似乎都有些差异，甚至还有像三星这样只“差”了1nm的8nm方案，这些还是值得我们去研究个中差别的。我们也期望通过粗浅地阐述不同7nm工艺在参数方面的差别，来大致看一看如今的工艺制程有着什么样的市场宣传范式。

通过对不同7nm、8nm工艺的认识进一步加深，也有助于我们搞清楚这些数字实际意味着什么，以及“摩尔定律”背后的这些晶体管现如今究竟在以怎样的步伐迈进。

骁龙855有两种7nm？

台积电（TSMC）是从2018年4月开始大规模量产7nm制程的。在台积电的规划中，7nm是一个相对长期、完整的工艺节点——之前一代是16nm。而此间的10nm则属于短期过渡方案。最早的这批TSMC 7nm方案，即上表中的N7（或N7FF）。它广泛地应用在了高通骁龙855、华为Kirin 990、AMD Zen 2这些SoC产品上。台积电宣称相比16nm技术，7nm约有35-40%的速度提升，或降低了65%的功耗——这个值应用于真实SoC应该是很难真正实现的。

数据来源: WikiChips[1]

N7仍然采用DUV（深紫外光）193nm 浸没式ArF，这与三星的7nm LPP就有了极大的差别。N7工艺的晶体管gate pitch（栅极间距）缩小到了57nm，interconnect pitch（内连接间距，最小金属间距MMP，M1 pitch）40nm。将gate pitch和interconnect pitch与前代，以及Intel的工艺做对比，大致上是这样的：

图片来源: WikiChips[1]

需要指出的是，上面的数据来自WikiChip[1]，这个数据实际上与各厂商官方给出的数据略有出入，似乎与另外一些研究机构如TechInsights实际给出的数据也不一样。比如就10nm这个节点，台积电最早给出的gate pitch为64nm，interconnect pitch为42nm；TechInsights在研究后认为这个数据不准确，他们更倾向于这两个值分别是66nm与44nm[2]；WikiChip的数据则是66nm、42nm。本文给出的所有数据亦可能都不够准确。

就单个晶体管本身来看，N7晶体管的沟槽接触部分（trench contact）采用钴，代替了之前的钨，这部分的电阻因此可以减少50%。fin 宽度（Wfin）、高度（Hfin）理论上也应当有变化（fin就是指FinFET鳍式场效应晶体管的那个“鳍”，即下图中的橙色部分；浅绿色部分也就是gate）。缩减fin宽度实际上是让沟道变窄了，而增加fin高度仍可维持一个相对有效的整体截面，减少寄生效应的同时可以加强有效电流（Ieff）、有效电容（Ceff）之类的特性。

不过从WikiChip分享的信息来看，实际上台积电的N7工艺有两种cell方案，分别对应低功耗（HD）与高性能（HP）。上面所述的这些指的是N7 HD低功耗（高密度）方案。这两种不同的cell方案，fin pitch（fin间距，或有译作鳍片间距的）都是30nm，不过gate pitch前者为57nm，后者是64nm。

图片来源: WikiChips[1]

论及standard cell（标准单元），这两种方案的cell高度分别是240nm（6T/track，track是指走线轨道，信号线通常必须走在track上，standard cell高度可以用多少个track来表示，6T或6 track的意思就是在cell高度范围内必须走6条线）和300nm（7.5T）。HP为10 fin，HD为8 fin。HP高性能cell可达成更高10-13%的有效驱动电流（Ieff），代价是略高一点的漏电流。

很显然，这两种方案的晶体管密度也是不同的。根据WikiChip的分析，HD低功耗N7的晶体管密度为91.2 MTr/mm²（MTr是指百万个晶体管，这个单位的意思即百万晶体管每平方毫米）；HP高性能N7工艺晶体管密度65 MTr/mm²。这两个数字具体是什么量级呢？这将在后文的对比中提到。

如果你对这些值都没有概念，那么将其反映到更具体的IP或产品大致可了解其价值。高通在2019 VLSI Symposium超大规模集成电路会议上表示，N7工艺让高通的骁龙855获得了30-35%的芯片面积红利（上代骁龙845实际上采用的是三星的10nm工艺），包括逻辑电路、SRAM区域与综合的芯片面积。高通对比骁龙855的典型速度路径下，台积电7nm与三星10nm工艺的速度与功耗曲线。相同功耗下，速度提升10%；相同速度下功耗降低35%。

骁龙855总共是67亿晶体管；其CPU部分分成三组，一个A76大核心（Kryo 485 Gold）主频2.84GHz，三个主频2.42GHz的A76核心为一组，四个主频1.80GHz的A55核心（Kryo 485 Silver）。高通表示2.42GHz的这组核心，在相同功耗下，性能相比骁龙845提升了20%；小核心则提升了超过30%——当然这也并非全部工艺带来的红利，设计IP架构变化也相关。两者分别的贡献在高通看来是一半一半的。

比较有趣的是，骁龙855在CPU制造方案上用到了台积电的上述两种N7方案：其中的一个高主频的大核心（prime core）采用的是HP高性能cell方案，而其他两组核心用的是HD低功耗cell方案。看起来是种相对奢侈的组合方法，在一颗SoC上应用了一种制程的两种方案。所以即便是同一种N7工艺，同代都仍有差别。[1]

改良与进化：N7P与N7+

N7可以认为是台积电7nm的初代方案。去年台积电推出N7P（N7 Performance-enhanced version），或者叫第二代7nm。这是N7初代方案的改良版，仍然采用DUV，相同的设计准则，而且和N7是完全IP兼容的。

WikiChip认为，N7P做了FEOL（前段工序）、MOL（中段工序）优化，在相同功耗条件下提升7%性能；相同速度下降低10%功耗[3]。iPhone 11系列的苹果A13 SoC即采用N7P方案，今年即将量产的骁龙865也用此工艺——似乎有许多人对于骁龙865未采用EUV表示不解。

而N7+与N7P又是不同的，它在某些关键层真正开始采用EUV极紫外光，其大规模量产是从2019年第二季度开始的。N7+按照台积电所说有着1.2倍的密度提升（这里的密度应该就是指晶体管密度），相同功耗下提升10%性能，相同性能下降低15%功耗——所以在整体表现上会优于N7P[3]。台积电当时就宣布N7+工艺制造良率和N7基本差不多。

图片来源：华为

海思Kirin 990 5G版也因此不仅是改换了modem模块，而且在工艺及某些物理层上也是一次翻新。华为在发布Kirin 990系列时就宣称Kirin 990 5G是业内“首个使用EUV工艺打造的芯片”。所以Kirin 990 5G也的确一定程度推高了CPU和GPU的频率，NPU的“大核心”还多加了一个。无奈并没有分析机构给出Kirin 990 4G版本的die shot和芯片面积数据，所以也无法对比N7+在面积效率方面相比N7做出的提升。

值得一提的是，N7+的EUV层是4层：就去年年中的消息来看，台积电还有更进一步的N6工艺节点，会采用更多的EUV层（似为5层），虽然N6也并不是一个长期节点。而且N6在设计准则和IP方面，与N7兼容。也就是说芯片设计可以复用N7相同的设计生态，比如相同的工具，以直接降低开发成本。N7的设计可以在N6节点上再次流片，在EUV掩膜、保真度提升方面也有提升；PODE（poly over diffusion edge）与CNOD（continuous diffusion）standard cell能够达成18%的密度提升。

N6和N7+似乎是两条不同的路径，因为N7+并不能达成N6这样的兼容性，且N7+实际有着密度方面略为领先的优势。这可能也是今年骁龙865并未选择N7+的原因，N7P与未来的架构设计过渡可能将更加平缓。去年5月的财报电话会议上，台积电表示大部分N7客户（而不是N7+客户）最终都将转往N6（6nm）工艺[4]。台积电预计是今年较早时间完成N6的风险生产，到今年年末以前达成良率和产量的提升——这个节点会与N5同期进行。