从英特尔多芯片封装架构布局看先进封装产业发展趋势

芯片封装在电子供应链中看似不起眼，但却一直发挥关键作用。作为处理器和主板之间的物理接口，封装为芯片的电信号和电源提供了一个着陆区。更为重要的是，随着摩尔定律逐渐放缓，芯片设计和制造成本不断上升，促使业界开始依靠IC封装，尤其是先进封装来扩大在超越摩尔时代的获利。

先进封装为什么重要？

先进封装技术能够集成多种制程工艺的计算引擎，实现类似于单芯片的性能，但其平台范围远远超过单芯片集成的芯片尺寸限制。这些技术将大大提高产品级性能和功效，缩小面积，同时对系统架构进行全面改造。因此，得益于对更高集成度的广泛需求、摩尔定律的放缓、以及交通、5G、消费类、存储和计算、物联网(包括工业物联网)、人工智能(AI)和高性能计算(HPC)等大趋势的推动，先进封装逐步进入其最成功的时期。

根据Yole《先进封装产业现状-2019版》的报告预计，2019年先进封装市场仍将保持增长势头，年同比增长将达到6%左右。总体而言，2019年-2024年期间先进封装市场预计将以8%的复合年增长率(CAGR)增长，市场规模到2024年将达到440亿美元。对比之下，同一时期，传统封装市场的复合年增长率预计仅为2.4%，而整体IC封装业务的复合年增长率预计为5%。

该机构同时指出，2018年，倒装芯片(FLIP-CHIP)占先进封装市场的81%。不过，到2024年，其市场份额预计将下降至约72%。在各个先进封装平台中，3D IC堆叠和扇出型封装将以约26%的速度增长，在各个领域的应用将持续增长。

Yole认为，没有其他哪种技术可以提供基于硅通孔(TSV)、混合键合(或两者组合)的堆叠技术所能达到的性能和集成水平，因此3D存储(HBM和3D DDR DRAM)、基于2.5D中介层的芯片分割和逻辑存储器集成，推动了高端TSV市场的增长；与此同时，2019年-2024年期间，源自移动设备的引领，扇入型晶圆级封装(WLP)将以6.5%的复合年增长率增长。嵌入式芯片虽然市场规模较小(2018年小于2500万美元)，但未来五年，凭借电信和基础设施、汽车和移动等市场需求推动，预计将以49%的复合年增长率增长。

在这一转型过程中，最大也最有意思的变化是以台积电为代表的代工厂开始加速拓展进入先进封装业务。尽管它们相对来说还只是“新人”，但影响力却很大，这给传统的半导体封测厂商(OSAT)和以英特尔为代表的IDM厂商们造成了压力。

英特尔制程及封装部门技术营销总监Jason Gorss日前在“英特尔先进封装技术解析会”上接受媒体采访时称，我们正在经历非常快速的市场转型，在传统的CPU和PC时代，技术创新很大程度上依赖于晶体管密度提高和CPU架构的创新。但随着走向以数据为中心驱动智能互联的时代，就必须要建立起全新路径，这也是为什么英特尔要提出制程与封装、架构、互连、内存与存储、软件和安全这六大技术支柱的初衷。

IDM模式下的封装测试全流程

“六大支柱”战略的提出，被认为是英特尔面对竞争为自身构建的“护城河”与“防火墙”。作为制造过程的最后一步，也是产品创新的催化剂，我们有必要先复盘一下英特尔的先进封装测试全流程。

英特尔公司集团副总裁兼封装测试技术开发部门总经理Babak Sabi带领的团队负责的封装与测试技术开发范围从晶圆级测试开始，到线路板开发为止。主要包括：

(1)晶圆级测试，选择哪种芯片更适合单独的晶圆。
(2)根据硅片处理，将晶圆分割成一些更小的裸片。
(3)基于已知合格芯片(KGD)，通过连接到裸片上的具体接口和插口对裸片进行测试，确保提交给客户所有的芯片都是质量合格的。
(4)将裸片和基板以及其他封装材料共同封装在一起。
(5)对完成封装的芯片以及基板进行统一测试，确保它们是可以正常运作的。
(6)在完成阶段，英特尔会确保整个芯片包括封装都会正常运行，然后它交付给客户了。
(7)英特尔拥有完整的表面贴装技术(SMT)开发线，可确保所有封装在交付客户前经过完整组装和测试。

当然，英特尔也会涉及到封装的其他领域，包括供电、信号传导、插座与连接器开发、机械完整性和表面切装工艺设计、高速信号传导以及封装测试等等。Babak Sabi认为英特尔IDM模式在异构集成时代具有不可否认的优势：一是通用的工具。从晶体管再到整体系统层面的集成，能够提供全面的解决方案；二是共同的目标。具备协同优化的制程技术、产品、架构和软件，可实现最佳的性能、功耗、安全，让产能快速攀升。

“不复杂”的封装愿景

“英特尔的封装愿景并不复杂。一是希望开发和拥有领先技术，能够在一个封装内连接芯片和小芯片，实现单晶片系统芯片(SoC)的功能；二是能够实现低功耗高带宽的高密度互连，这对于实现先进的多芯片封装架构(MCP)愿景至关重要。”英特尔院士兼技术开发部联合总监Ravi Mahajan说，轻薄小巧的客户端封装、高速信号和互连微缩三大领域将是英特尔封装技术今后的关注重点。

下图是Ravi Mahajan展示的一个封装实例。通过独特的异构封装技术，英特尔将一个此前面积4000mm2，包含CPU/GPU/电压调节器/内存子系统的PCB板成功缩小到不足700mm2，从而在实现更小系统面积的同时，获得了更佳的电压调节效率/负载线、更快的高速信号传输、以及更低的数据时延。

支持多种节点混合集成技术是确保上述方案成功的关键。简单而言，就是在同一个封装内实现对多个不同元器件的集成，并确保X/Y/Z三个维度上的封装尺寸都能够持续缩小。如果以时间轴加以展示的话，2014年英特尔封装厚度为100μm，2015年开始实现无核封装，今后将以无核和嵌入式桥接作为核心。

除了轻薄小巧，不同元器件之间的高速信号传输质量同样受到关注。由于信号在半导体及芯片表面进行传输，金属表面粗糙度不可避免会造成信号衰减，是否有专门的制造技术大幅降低金属表面粗糙度？或是采用全新布线方法来减少串扰影响？成为检验封装技术成色的试金石。英特尔方面称，通过电介质材料发明和金属表面粗糙度降低损耗，加之使用路由/平面模板和电介质堆栈设计IP，目前信号传输速度最高已达112Gbps，正努力迈向224Gbps的新高度。

“高带宽、低功耗、宽且慢的并行链路推动了对高密度裸片间互连的需求。”Ravi Mahajan说相比串行连接，并行高速互连会大幅降低信号延迟，改善信号传输，如果再搭配良好的设计，甚至能够将整个系统能耗降低10%，这就是裸片间I/O界面性能的重要性之所在。

他对比了英特尔高级接口总线(AIB)、多裸片间接口技术(MDIO)和台积电LIPINCON技术在针速、Shoreline带宽密度、Areal带宽密度、IO电压摆幅、PHY功率效率等核心参数上的性能数据(见下图)，并据此认为，相同功率效率下，MDIO在带宽密度上更高效。 

MDIO技术建立在英特尔AIB物理层互连技术之上，支持对小芯片IP模块库的模块化系统设计，能够提供更高能效，可实现AIB技术两倍以上的响应速度和带宽密度。

再看一下2D多芯片封装格局。下图中，右下角是传统的有机封装(FCBGA)技术，每毫米裸片大约会布线30根；采用传统封装技术加高密度有机介质(HDOI)等先进制造技术，可以将该数字提高到100-500根；而在嵌入式多芯片互连桥接(EMIB)技术的加持下，这一数字很快就突破了600。

EMIB是英特尔一项研究多年的工作，并最终在连接小芯片的Stratix 10 FPGA、以及在单独封装的配置AMD GPU和高带宽内存(HBM)的Kaby Lake-G 酷睿芯片上得到应用。对比数据显示，当采用FCBGA、超高密度FCBGA和EMIB技术时，IO/mm/层指标分别从32->48、64->256、256->1024。

而在2018年底英特尔的“架构日”上，英特尔还公开展示了Foveros 3D芯片封装技术，这是一种系统级封装集成，为EMIB多芯片封装技术增加了第二个维度。使用Foveros系统级封装多芯片模块，为计算复合体(可以包括内存及其它组件)提供服务的I/O电路、SRAM缓存和电源电路可以在基层芯片上构建，基层芯片覆盖于封装衬底上，衬底可以放置针脚与插槽配合，抑或直接焊接到主板上。有源中介层被放置在该封装衬底上，其上方的各种小芯片通过硅穿孔(TSV)可以互相连接。小芯片上的微凸块可以通过TSV向下深入中介层，从而连接到堆叠芯片的最底层，然后在中介层内可以到达邻近，或到达堆叠其上的其它芯片。除了一层底层芯片和另一层顶层芯片，可以有很多分层。

下图是英特尔当时在架构日上演示使用Foveros工艺的第一个产品：

这个设备定位是超便携应用，封装尺寸为12毫米×12毫米，远小于一枚美元硬币。具有I/O和其它片上系统组件的基层芯片使用1222工艺，该工艺是基础22纳米工艺的代号，非常久远，在完善后被应用于“Ivy Bridge”和“Haswell”至强上；在其上方是使用10纳米工艺实现的计算复合体(1274工艺，前缀P表示使用Foveros堆叠)，在这个例子中，它包含了来自“Sunny Cove”酷睿的一个核心和来自“Tremont”凌动的四个核心，以一种ARM已经应用多年的方式混搭；最顶层是一大块叠层封装内存。英特尔没有说明这种芯片复合体在负载条件下功耗多少，但确实表示它在待机状态消耗为2毫瓦，大约是能取得的最低值。

未来，英特尔在至强、凌动、以及各种CPU与GPU、FPGA、Nervana神经网络处理器等混搭芯片上都会用到Foveros技术。

如果说EMIB 2D封装和Foveros 3D封装技术利用高密度的互连技术，实现了高带宽、低功耗、以及相当有竞争力的I/O密度，那么英特尔在今年7月举办的SEMICON West大会上推出的全新Co-EMIB技术，通过将两个或多个Foveros元件互连，基本达到了单芯片性能。设计师们还能够以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块。(Co-EMIB技术视频)

构建未来的技术能力和基础

作为英特尔封装研究事业部组件研究部首席工程师，Adel Elsherbini更多关注如何为未来封装技术开发做好准备。他说要想实现更多功能/立方毫米，只有三个微缩方向可以考虑：

用于堆叠裸片的高密度垂直互连—可以大幅提高带宽，并同时实现高密度裸片叠加；

实现大面积拼接的全横向互连—确保在小芯片集成当中实现更高的带宽；

带来高性能的全方位互连—可以实现3D堆叠无法达到的性能。

具体到封装互连技术，主要有两种方式：封装级集成和SOC分解。前者顾名思义，就是把主要相关功能在封装上进行集成，例如把电压的调节单元从母板上移到封装上，通过这种方式实现全面集成的电压调节封装。而后者则是把具备不同功能属性的小芯片进行连接，然后放在同一封装里，通过这种方法可以实现接近于单晶片的特点性能和功能，像小芯片一样组装的TPU即为典型代表。但无论选择哪一种实现路径，都需要做到异构集成和专门的带宽需求，以帮助我们实现更高密度的多芯片集成。

下图中横轴代表互连的导线长度，纵轴代表带宽，蓝色区域是业界希望达到的区域，因为在这里不但可以实现更加优化的互连技术，而且带宽/功耗等指标也非常接近单芯片IC，但必须要注意的是，一个多芯片封装的物理和成本限制驱动着对互连和协议的选择。

Adel Elsherbini列举了几种英特尔正在研究的新型封装技术，称，“这些不同的技术针对不同的应用需求，但并非互斥，甚至可以有针对性地组合使用。”

•  高密度垂直互连(BUMPS/mm2)

高密度垂直互连主要是靠每平方毫米有多少个桥凸来进行界定。以50微米间距、400桥凸/mm2的Lakefield处理器为例，随着摩尔定律的推进，芯片尺寸越来越小，为了保证足够的带宽，就必须要在导线上下功夫。而传统基于焊料的技术已经快要到达物理极限了，为此，英特尔开发了混合键合技术，通过该技术可实现10微米间距、10000桥凸/mm2的性能指标。

高密度垂直互连具有多种优势。在无源情况下，当通过中介层对裸片进行互连时，由于裸片之间的传导需要通过互连引线进行，因此间距越小，信号传输速度就越快、时延更低、串扰更少。同时，间距变窄导致电容和电压在对等眼高上，可以大幅降低功耗，提高信号完整性和性能，有望实现更简单的电路和更低功耗的并排互连。在有源情况下，从用于裸片间互连的扇出和扇入转变为用于裸片间互连的桥凸到桥凸时，微缩带来的间距减小有望把总体电容降低5倍以上。

•  全横向互连(ZMV)

全横向互连会用每毫米的引线数量进行衡量。英特尔目前可实现小芯片间的高密度互连，未来随着小芯片尺寸的不断缩小，在控制成本的前提下实现整个封装层面的小芯片互连并非遥不可及。

直线间距是横向互连需要考虑的重要指标。直线间距越短，同样面积下就可以封装更多硅片，信号传导距离也越短。现在，英特尔基本使用硅后端布线来实现。当然，使用有机中介层会是更好的方案，因为它的成本比硅更低。但是，使用有机中介层就必须进行激光钻孔，继而需要较大的捕获焊盘，如果信号在这些较大的焊盘间传递，其密度就会受限，进而影响性能，这是有机中介层的缺点。为此，英特尔开发了基于光刻定义的无未对准通孔(ZMV)技术，可实现导线和通孔宽度的一致，从而避免使用焊盘进行连接，保证了传导速度。

•  全方位互连(ODI)

ODI为封装中小芯片之间的全方位互连通信提供了更大的灵活性。顶部芯片可以像EMIB技术下一样与其他小芯片进行水平通信，同时还可以像Foveros技术下一样，通过硅通孔(TSV)与下面的底部裸片进行垂直通信。ODI利用大的垂直通孔直接从封装基板向顶部裸片供电，这种大通孔比传统的硅通孔大得多，其电阻更低，因而可提供更稳定的电力传输，同时通过堆叠实现更高带宽和更低时延。同时，这种方法减少了基底晶片中所需的硅通孔数量，为有源晶体管释放了更多的面积，并优化了裸片的尺寸。(ODI技术视频)

此外，在对比英特尔3D封装技术与台积电SOIC之间的不同之处时，Adel Elsherbini认为英特尔的3D封装技术结合了3D和2D堆叠的两项优势，英特尔ODI全向互连技术可通过在小芯片之间的布线空隙来实现，而这些是台积电SoIC技术做不到的。至于三星，他说三星是通过收购获得了先进封装领域的技术，但他们并未公开未来的3D封装开发计划，一切都还有待观察。

责编：Luffy Liu