112Gbps LR SerDes PHY采用CTLE和时间交错闪存ADC以降低ADC分辨率

在CTLE电路和闪存ADC尺寸与数量之间寻找平衡点，对最小化ADC位数以实现最小系统面积和功耗开销起着关键作用。

目前最先进的112每秒千兆位（Gbps）长距离（LR）SerDes PHY的设计要求最小化模数转换器（ADC）位数，以使整个系统面积最小和功耗最低。为此，我们可以利用连续线性时间均衡器（CTLE）的值来减小ADC面积和功耗。但是，由于采用了交错式ADC（如闪存），ADC面积和功耗也随ADC通道数量而变化。

此外，112G LR SerDes PHY必须在CTLE输入附近设置静电放电（ESD）网络，以保护接收器输入。ESD网络十分必要，它为SoC和网络系统设计人员提供了最高的电路可靠性。在这里，将ESD网络置于ADC内是没有意义的，因为CTLE的存在对于优化设计至关重要，CTLE的输入从芯片外进入，因此需要提供ESD以防止器件处理造成的损害。

初步了解CTLE

如图1所示，CTLE的结构中包括一个终端模块（电阻）、一个用于减少大信号进入ADC的衰减器、一个用于减少ADC输入的符号间干扰（ISI）的高频增强模块、一个DC偏移消除器和一个基线漂移消除器。所有这些模块共同作用降低了ADC的面积和功耗，同时保持了链路性能。

图1：CTLE由终端模块、衰减器、高频增强模块、DC偏移消除器和基线漂移消除器组成（来源：Rambus）

这些电路和适当的排列顺序均用于降低所需的ADC分辨率。这其中的原因为何？在确定ADC分辨率时，最重要和绝对有效的特性是ADC的动态范围，ADC的动态范围被定义为ADC可以接受的最大电压与预期在输入端看到的最小电压之比。

这两个电压值的差值越大，相对而言，ADC就越大越昂贵。事实证明，CTLE是降低ADC动态范围的主要因素。它使得ADC具有最佳的位数，进而提供高接受度的系统性能。

深入了解CTLE，减少位数

我们从终端网络开始详解。在CTLE的输入端，终端模块为SoC和网络系统设计人员提供了差分100欧姆（Ω）电阻。一个控制良好的电阻将有助于降低ADC动态范围。由于电阻器一般已经过校准，因此输入电压摆幅不会因电阻器的工艺或温度变化而变化。Rambus的电阻器均被调整为最佳值，这使得输入信号电压电平在CTLE输入端保持在非常稳定的状态。

接下来，我们考虑CTLE第一阶段的衰减器。假定远端发射器在物理上接近输入端，或者线路非常短，那么发射器的输入信号不会因信道丢失而显著衰减。此时如果没有正确设计，进入接收器的信号过大会导致ADC输入过载。当然，添加额外的ADC比特位可以补偿过载。但是，使用简单的衰减器也可以在CTLE前端减小输入信号，这样ADC就不需要添加额外的比特位。衰减器通常由分压器电路构成。

高频增压级是信号链中的第二个CTLE模块。它减少了通道中的ISI数量，由于在输入ADC之前除掉了一部分ISI，从而降低了ADC输入所需的动态范围。

在ADC输入端执行均衡还有另一个优点，就是ADC相对于ISI引入的量化噪声会降低。这也意味着接收器DSP中的高频噪声提升会更少，因为在输入ADC之前已执行了部分均衡。

接下来的模块为可变增益放大器（VGA）；DSP在启动时设置其值，并在链路处于活动状态时进行维护。VGA始终占据ADC的整个动态范围，增强了高频升压级输出端的信号输入电压。

在VGA之后是DC偏移消除器。由于上述的CTLE模块均为模拟电路，都具有自然缺陷，因此会产生DC偏移。而DC偏移消除器允许使用ADC的中心范围，从而最大化ADC的动态范围。

最后是基线漂移消除器。该模块存在的原因是SoC或网络系统设计者可能要求在发送器和接收器之间包含一个DC块。若存在DC块，就需要在ADC输入处恢复DC值，而基线漂移消除器即用来完成此操作。

当上述所有这些功能结合在一起时，所需的ADC位数可以显著地减少最多达到三个。也就是说，如果应用CTLE所有这些功能，最终将使5-bit ADC获得与8-bit ADC相同的整体系统链路性能。

为什么ADC位数如此重要？

为什么我们要尽量减少ADC位数？为了解释清楚原因，我们以图2所示的闪存3-bit ADC为例进行说明。该ADC采用多个比较器，所有比较器均由单个时钟驱动，输入信号将与所有比较器进行比较。如图所示，电路中有2b-1个比较器，其中b是位数。在这个3-bit ADC中，有7个比较器（23-1=7）。

图2：闪存3-bit ADC（来源：Rambus）

闪存ADC对于高接受度接收器性能来说速度快而且稳定性好; 但是，它可能具有高输入电容，参考发生器也可能很复杂，并且需要设计到系统的数字部分的高速接口。

要将位数增加1，ADC中的比较器数量需要加倍。这使得ADC中的大部分面积都需要翻倍。同样，比较器数量增加，功耗也随之增大。此外，解码器也需要具有两倍的状态并且还可能增长。因此，当分辨率加1时，将产生级联效应，面积、功耗和输入电容均会加倍。
这同时也意味着ADC更难驱动，需要来自CTLE的强大驱动力。此外，必须添加两倍的参考电压，因此参考电压发生器也增加了。增加ADC输出端的位数，其影响会一直波及到DSP，在数据通路中需要更多比特位，进而增加数字逻辑的面积和功耗开销。

由于ADC输出数据的数字数据管道变宽。对于每个添加的比特位，必须在DSP中添加另一个位以接收来自ADC的信号。简而言之，分辨率每增加一个位，设计的尺寸增加一倍，或称之为分辨率的几何增长，对于闪存ADC尤为如此。

降低Flash ADC面积和功耗的技术

公平地说，闪存ADC的设计中已经引入了减少面积和功耗的技术。有两种常用的技术分别为折叠和插值。折叠技术允许在ADC的动态范围内重复使用一组比较器两次，而不是使用一组比较器来确定所有电平。该技术减少了比较器的数量从而节省了系统面积、降低了功耗。

而插值技术是采用相邻比较器之间的平均值来减少前置放大器的数量。插值的主要优势就是降低ADC的输入电容。

另外还有一种技术，执行可变分辨率，即系统中未使用的比较器会被关闭。例如，如果输入信号处于非常低的电压，则可以禁用高电平比较器以节省功耗。然而，这些用于减小系统面积和功耗开销的技术都有其缺点。每增加一比特分辨率，其设计难度、所耗时间和风险都会增加。

拉伸模拟信号

由于闪存ADC在设计中的使用方式，其消耗的芯片面积和功耗必须极大地消减，这很重要。由于112 Gbps LR SerDes PHY链路需要56千兆/每秒采样率，因为工艺技术速度的限制，其无法采用单通道ADC。这个问题有一个解决方案，就是采用图3所示的基于多个通道的时间交错ADC。它并联了多个闪存ADC，而不仅仅是一个ADC。其目的是在信号数字化之前先及时拉伸模拟信号。

图3：采用多个通道的时间交错ADC（来源：Rambus）

这些并联的M个ADC以Fs的净采样率工作，实际上每个ADC以Fs/M的采样率进行采样。例如，如果有四个56千兆采样每秒，可以用7千兆赫兹乘以8，最后得到总共56千兆/秒采样率。112Gbps收发器中不是只有一个ADC，而是并联多个闪存ADC。相较于单个闪存ADC，并联的时间交错ADC具有快M倍的优势。

时间交错ADC技术提供了系统所需的速率。但是，这种系统中所有ADC通道需要相互匹配。如果其偏置不匹配，ADC的输出就会产生模式噪声，即信号音，这是一种减损性能，通过校准取消这些信号音十分必要。

此外，还可能产生采样时间误差。这是ADC预定采样时间与实际采样时间之间的误差。该误差可以在ADC输出端通过数字方式检测出来，并通过微调ADC输入的采样时钟来进行校准。

如果交错通道的增益不匹配，就会出现增益失配。当不同的M通道循环通过时，每个通道都将经历增益模式重复。这进一步降低了ADC性能。当然，数字校准电路可以检测到这种不匹配，并通过调整ADC参考来纠正它。此外，还有其他标准ADC损害，包括抖动、热噪声和谐波失真。

当然，并联的闪存ADC越多，阵列越复杂，设计和验证就越困难。因此最重要的基本原则是，最大限度地减少交错的闪存ADC数量，并且尽可能并联最小的ADC。

结语

目前最先进的112Gbps LR SerDes PHY要求最大限度地减少ADC位数，从而通过减少比较器的数量和最小化DSP中的位数来为整个系统提供最小的芯片面积和功耗开销。在这项设计工程中，CTLE的价值在于降低了所需的ADC分辨率。

所有CTLE电路都有助于降低系统面积和功耗开销。通过改善动态范围，CTLE电路在保持性能的同时减小了系统面积和功耗。而且在112Gbps系统中采用时间交错ADC令它从交错较小且功耗较低的ADC通道中获益。选用恰当的ADC通道大小和数量，同时保持所需的范围和误码特性，这就是经验法则。

本文同步刊登于电子工程专辑杂志2019年7月刊