对于一个基于ADC的112-Gbps LR SerDes PHY，带有DSP的PAM-4对于克服串扰和信号丢失至关重要。要解决串扰和损耗，每个符号必须传输多于一个比特位。采用PAM-4，眼图中有三只眼睛而不是NRZ的一只眼睛，信噪比因此降低了9 dB，要解决此问题，需采用最佳的ADC和DSP，而且可能还需要考虑FEC。
下一代数据中心的更高数据速率需求使得改革SerDes PHY技术成为必然，PAM-4编码技术应运而生，正在逐步取代长期存在的NRZ编码方案。
有说法认为SerDes物理层（PHY）的诞生是不平等的。因为最被接纳的PHY需要提供不同特性的正确组合，同时满足目标数据中心、高性能计算（High-Performance Computing ，HPC）、网络连接和企业应用的多方面需求。
如今，系统级芯片(Systems-on-Chip, SoC)和系统设计人员正密切关注这些应用并寻求各种提高通道数据速率的方法。而112-Gbps模数转换器(ADC)长距离(LR)SerDes PHY就是一个强有力的竞争者，它以可接受的功耗和面积提供更高的性能。
以Rambus公司提供的版本为例（图1），下图展示了发送端（串行器）和接收端（解串器）部分。图中开始描述的是模拟电路。如框图所示，收发器通道包括：一个串行器，用于格式化要通过线路发送的传输数据；一个符号编码器，用于获取逻辑1和逻辑0或PAM-4数据；以及一个缓冲器，用于可靠地将数据输出。
图1：传统ADC + DSP LR收发器结构（来源：Rambus）
如框图右下角所示，接收器，或者说解串器，配有静电 (ESD) 保护元件，这对于处理这些高频输入信号非常重要。ESD保护是至关重要的，因为随着频率的增加，电路也变得更加脆弱，因此需要更强大的ESD电路来避免故障。
接收器通道还包含一个配备连续线性时间均衡器（ Continuous Linear Time Equalizer， CTLE）和可编程增益放大器（ Programmable Gain Amplifier, PGA）的输入终端网络，用于驱动ADC模数转换器。剩下的电路部分都属于数字信号处理（Digital Signal Processing，DSP）部分。ADC之后是前馈均衡器（ Feed-Forward Equalizer，FFE）数字模块，它类似于数字高通滤波器，可以调整信号以匹配线路特性。调谐以电子方式进行。 信号条件和FFE输出经过检查和调整，以在各种通道上实现最佳响应。
FFE之后是决策反馈均衡器（ Decision Feedback Equalizer，DFE），它也是一种高通滤波器。顾名思义，FFE和DFE之间的区别就在于，DFE用于判定接收的符号（几种电压之一）。
此数字均衡器（EQ）DFE的输出还驱动时钟、数据恢复电路（ Clock and Data Recovery，CDR）和自动增益控制。然后，DSP电路输出的数据被传递到接收器（RX）接口，并最终由该接口将数据送出PHY。
在某些应用中，SoC或系统设计人员可能希望数据以不同的方式传输。比如，可以选择在接收器的输出端完成前向纠错（Forward Error Correction，FEC），以改善接收数据的误码率。FEC通过发送冗余信息的方式实现纠错。它传输数据的速度略快于所需的数据; 因此，冗余信息可以被传送而不影响速率。通过检查接收信号中的冗余信息，FEC可以确定传输是否发生了错误。
PAM-4使命达成
谈到112-Gbps SerDes PHY的诞生，有必要回顾一下近年来SerDes技术的发展历史。不归零（Non-return-to-zero，NRZ）信令一直以来都是28-Gbps速率数据传输的首选和标准化编码方案。它根据电压电平，以逻辑1或逻辑0表示信号数据，一次一个地串行发送数据位。 然而，伴随着更高串行数据速率时代的来临，四级脉冲调幅，即PAM-4出现并已经成为必然趋势。
要理解PAM-4出现的背后原因，首先需要了解一下一般传统信道上传输的NRZ数据和112-Gbps数据传输的奈奎斯特损耗（图2）。奈奎斯特损耗是输入信号在符率一半时的插入损耗。对于112 Gbps的NRZ，也就是为56 GHz。NRZ涉及两级数据，如下图所示，它在56 GHz时低至70 dB。而此时表示串扰的红色迹线则远远高于表示信号损耗的蓝色迹线。
图2：通用传统信道上传输的NRZ数据和112-Gbps数据传输的奈奎斯特损耗（来源：Rambus）
简而言之，串扰比信号更强了; 信噪比（ Signal-to-Noise Ratio，SNR）成了负值，这意味着无法进行无差错通信，甚至连信号恢复都是不可能的。在这种情况下，当发送器工作在56 Gbps速率的话，接收器根本不会接收到数据。
因此，PAM-4成为一个更可行的解决方案。采用PAM-4的112 Gbps数据传输，其奈奎斯特速率为28 GHz。相较于具有逻辑0和逻辑1两个电压电平的NRZ，PAM-4使用四个电压电平来表示两个bit的四种组合：11,10,01和00（如图3a）。
图3a：NRZ/PAM-2使用两个电压电平来表示逻辑0和逻辑1。PAM-4使用四个电压电平来表示两个bit的四种逻辑组合：11,10,01和00。（来源：Tektronix）
图3b中右侧条的橙色部分表示了采用PAM-4的发送频率。PAM-4的每个符号周期可以传输两个bit的信息，奈奎斯特频率为28 GHz。在这种情况下，图2中的蓝色迹线的信号损耗约为35 dB，串扰则较低约为20 dB。所以这里信噪比是正数，意味着可以通过该信道传输无差错信息。
图3b：右侧条的橙色部分表示发送频率。 （来源：Rambus）
如上所示，只有采用PAM-4技术才可以实现112 Gbps的传输速率。相反，若采用NRZ，串扰和信号损耗的走势显示出信号根本不可能被接收。
此外，PAM-4允许信号在其四个电压电平上进行传输。相较于NRZ的一个大型发送眼图，PAM-4提供三个眼图（如图3b）。采用PAM-4的信号损耗为9 dB，在减少了串扰的同时，会传输三只较小的眼图。但这三个眼图结合起来，具有与NRZ眼图相同的峰-峰发送幅度。与NRZ的一个大眼图不同的是，PAM-4有三个眼图，这导致了SNR的损失。此时就需要用到DSP了，DSP可以实现类似PAM-4的复杂调制方案。
详解收发器
如图4所示，发送端配有FFE以及数模转换器（DAC）。发送端FFE将几个PAM-4信号汇总， 处理后，由DAC发送。经过汇总的信号以在发送器的输出端产生高频升压的方式传送。
图4：配有ADC接收器的传统PAM-4收发器（来源：Rambus）
发送器和接收器端都有ESD网络，也有终端网络。输入信号最终在电阻终端网络上被接收。终端电阻的输出是耦合到CTLE的电容，CTLE用于为输入信号提供高频提升。CTLE完成高通的第一阶段，均衡通道并补偿低通。
但CTLE放大高频信号的同时也放大了高频噪声。要消除或减少CTLE的负面影响很困难，因为当ADC工作时，会在输出端增加噪声。这种噪声被称为量化噪声；ADC对输入进行量化，产生的量化噪声为宽带噪声。
这时候，我们需要权衡利弊了：如果在ADC之后放置一个基于DSP的高通均衡器，它将增强量化噪声; 但是如果没有CTLE，ADC上至少需要多两个bit位的信息。多两个bit位的信息这个要求过高; 一个6-bit ADC最多可以有8个bit，增加ADC的成本远高于增加CTLE的成本。从性价比的角度出发来考虑，增加CTLE是有必要的，这样可以减小ADC的面积和功耗。
ADC的输出信号从串行变为并行，工作速率为每秒56千兆样本（GS/s）。数据与875-MHz时钟对齐，然后进入DSP模块。DSP模块中包含有一个配备FFE的EQ模块，和一个配备DFE的反馈盒。DSP输出的是数字数据，与输入数据匹配，同时控制时间恢复。DSP的输出同时进入相位旋转器，相位旋转器在图中由带有箭头的圆圈表示，其作用是将ADC的采样相位调谐到眼图中间。
DSP的角色和任务
通过DSP，可以很容易地消除接收器中的前体FFE。例如，如果需要增加抽头的数量，则加大接收器的复杂性及其DSP，这意味着数字功率随着抽头的数量线性增加。
另外，CTLE传统上是一种高度敏感的模拟电路。而DSP是数字的，具有额外的加法器、累加器和乘法器。因此，DSP更容易设计，因为不存在模拟噪声、失真以及其他所有与模拟电路相关的设计障碍。因此，诸如增加均衡器的复杂性这类任务可以简单地通过数字化的增长来实现，其中功率也是线性地变化；而通过CTLE实现，其变化是几何级别的。
数字设计具有便携性、鲁棒性、可重复性及可预测性，这里，“便携”意味着可能具有不同PHY版本或具有不同DSP的接收器。ADC的设计有可能成为一项重大挑战，但DSP的长处优化了ADC。
结语
回顾一下，对于一个基于ADC的112-Gbps LR SerDes PHY，带有DSP的PAM-4对于克服串扰和信号丢失至关重要。要解决串扰和损耗，每个符号必须传输多于一个比特位。采用PAM-4，眼图中有三只眼睛而不是NRZ的一只眼睛，信噪比因此降低了9 dB，要解决此问题，需采用最佳的ADC和DSP，而且可能还需要考虑FEC。
本文同步刊登于电子工程专辑杂志2019年6月刊
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