信号完整性引领GDDR6 DRAM设计挑战

进入新的GDDR6 DRAM时代，系统设计者们必须高度重视影响信号完整性这一问题。

伴随着行业向GDDR6 DRAM时代的发展，系统工程师们最好能够在两个关键领域更新认识，这就是信号完整性（Signal Integrity, SI）和电源完整性（Power Integrity, PI）。这两个领域最有可能为工程师们的设计制造麻烦。在本文中，我们重点讨论信号完整性（在下一篇专栏文章中，我再重点探讨电源完整性）。

通常，对信号完整性的讨论可以归纳为不同类型的信道损耗，以及在封装和PCB设计期间如何减少这些损耗；还包括如何设计均衡的输入/输出（I/O）以减轻和纠正这些损耗。其他与信号完整性相关的论题涵盖了各种用来准确模拟这些高速存储器接口，以及准确模拟和预算抖动的方法和工具。而与电源完整性相关的论题，可以概括为包括调节器在内的低阻抗电源分配网络（PDN）的设计，以及同步开关噪声（SSN）和电源引起的抖动（ Power-Supply–induced Jitter, PSiJ）的仿真。

信号完整性

典型信道中的三个主要信号完整性损耗包括插入损耗、反射和串扰。

插入损耗是由于介电损耗或金属电阻和表面粗糙度引起的。由于表面粗糙度和电导率引起的损耗在较高频率下会增加，随着频率的增加，介电损耗成为主导；部分这类插入损耗可以通过较好的PCB和封装设计来控制，还可以通过选用更好的材料和采用更好的层叠结构来控制。接收器电路也可以纠正这种类型的损耗（如果必须使用有损耗的材料）。同时，可变增益放大器（VGA）、可编程增益放大器（PGA）和滤波器，像接收器内的连续时间线性均衡器（CTLE），如果设计得当，也可以纠正插入损耗。

当信号穿越结构时还可能发生反射，因为在信号的写入周期内，当信号从芯片传送到封装，到PCB，再到DRAM封装的过程中，总会有阻抗不连续产生（反之在读周期亦然） 。此外，一些信号不可避免地经过没有平面参考的区域（例如空隙）。阻抗的这些变化导致信号反射，而反射导致了眼图闭合和信号丢失。

通过观察插入损耗偏差（ILD）或模拟脉冲响应就可以了解信号上有多少反射；简单的TDR仿真甚至可以定位不连续点并揭示其性质（电容性或电感性）。

如图1所示，蓝色表示具有极小反射的通道的脉冲响应，而绿色表示具有一些反射的GDDR6通道（注意波纹）。

图1：脉冲响应：理想状态（蓝色），加上反射（绿色），加上DFE校正（红色）（来源：Rambus）

红色轨迹通过单抽头判决反馈均衡器（ Decision-Feedback Equalizer, DFE）反映修正后的脉冲响应；观察箭头所指处DFE对反射的校正。截止本文撰写之时，GDDR5X和GDDR6 DRAM只需要单抽头DFE，因为GDDR6 DRAM通道非常短，单抽头DFE似乎已足够。但是在更高的数据速率下，可能就需要额外的抽头了。

串扰（最具挑战性的信号完整性问题）

串扰（Xtalk）是GDDR6 DRAM三大信号完整性问题中最棘手的一个。主要原因是用于从信号中除去串扰的电路很复杂，并且需要很大的功率/面积开销。目前，有几种类型的有源和无源串扰消除方法，例如无源互电容耦合、交叉CTLE和交叉DFE电路等。但请记住，设计一个低串扰的通道要比在接收端更正它容易得多。

要设计一个强大的GDDR6接口，需要很好地理解串扰。串扰是由于两个信号之间的电容和电感耦合引起的，可分为“近端”串扰和“远端”串扰（NEXT / FEXT），如图2所示。

图2. FEXT和NEXT串扰（来源：Rambus）

串扰的实际瞬态仿真如图3所示，我们把被干扰对象的脉冲响应和来自干扰源的相应串扰重叠在一个视图中。电容和电感串扰会产生不同极性的噪声。将信号在带状线中传输允许封装和PCB中有较低的串扰，因为均匀同质的带状线传输线具有相等的电容和电感耦合，这反而有助于相互抵消耦合。

图3：被干扰对象的脉冲响应和来自多个干扰源的噪声（来源：Rambus）

强烈建议以较高数据速率运行的所有数据线（DQ信号）均采用带状线路由。 GDDR6通道中串扰的最大”贡献者”来自垂直过渡，例如通孔、镀通孔（PTH）和彼此靠近的球栅阵列（Ball Grid Array, BGA）。设计师们需要非常小心地屏蔽通孔并设计具有低串扰引脚分配的BGA。

GDDR6系统中的大部分串扰是由于BGA封装中的球排列和错误分配造成的。这对串扰具有重大影响，对于将PTH置于BGA下的某些应用尤其如此。例如，网络系统往往具有较多的PCB叠层，导致厚厚的PCB板都要利用通孔连接。如果设计不当，这些位于BGA下方的长通孔会导致大量耦合和串扰。

理想情况下，要消除这种串扰，封装必须采用极低串扰的BGA分配。在一个良好的BGA球图中，信号之间会放置接地和电源屏蔽，或者在BGA下方的密集区域中使用盲通孔和埋通孔，以最小化串扰。图4显示了用于BGA分配的GDDR6仿真（使用单抽头DFE）眼图，该分配不考虑串扰因而不满足接收端要求，与降低串扰的优化后的BGA分配相比，其劣势明显。

图4：具有高串扰的BGA（左）和降低串扰的优化BGA（右）（来源：Rambus）

在发送端，大多数GDDR6 DRAM发送器都具有内置的有限脉冲响应（FIR）滤波器。大多数GDDR6通道的仿真结果显示，当采用FIR的同时采用DFE，FIR的效果并不明显。 FIR滤波器在信号上引入一个抽头，可以降低电压摆幅，但这可能已被DFE校正。

在大多数模拟中，FIR滤波器和DFE均衡器同时使用并不能产生最佳效果。然而，驱动程序中的均衡是存在的，并且应该在特定系统上模拟任何可能的边缘增益。好的接收器和驱动器设计还会考虑另一个领域，这就是降低输入电容。这种容性负载会引起反射并降低信号的上升时间，从而导致眼图闭合。

综上所述，OEM厂商们已经将GDDR6 DRAM放入其下一代系统的蓝图中，因此信号完整性也成为系统设计的各项挑战中最重要的一项。设计一个具有最小串扰可控反射的系统是工程师们最应密切关注的任务。封装设计、PCB布线和BGA分配等系统实现也需要与信号完整性仿真同时进行，以确保最大限度地减少通道损耗。在下一篇专栏文章中，我将介绍SSN和PSiJ分析所需的电源完整性仿真。同时，欢迎大家评论和提问。

本文同步刊登于电子工程专辑杂志2019年6月刊