SSD主控芯片CP测试遇到的问题和解决办法

在芯片测试领域，主要分为两部分测试，业界通俗的叫法是CP和FT, 我们今天主要谈谈CP的问题。什么是CP测试？ CP是（ChipProbe）是缩写，指的是芯片在foundry流片回来后，需要在wafer level 进行简单的DC和功能测试，主要是通过探针卡的探针扎到芯片PAD上，然后通过ATE输入激励信号，测试芯片的输出响应。

CP测试的工具如下：

大多数情况下，特别是在国内，我们目前在CP测试上选用的探针都还是悬臂针(也有叫环氧针的，因为针是用环氧树脂固定的缘故)。这种类型的针比较长和细，而且是针层间排布很密集，信号完整性控制上非常困难，所以一般情况下数据的最高传输不能超过50Mbps,高速信号的测试是几乎不可能的。另外,探针和pad的直接接触在电气性能上也有局限。容易产生漏电和接触较大的接触电阻,这对于目前大型 SoC芯片测试带来了巨大挑战。

当前主流SSD主控芯片已经进入了28nm ,14nm等高端半导体制造工艺时代，一颗芯片通常集成千万级逻辑门电路，这样势必会导致芯片的功耗大幅增加，测试pattern频率需要大幅提升。而SSD主控芯片通常相对一般SoC芯片有更大的I/O数量和电源功耗，由于CP 测试探针卡的局限性，导致在大生产过程中会出现很多异常的问题。

在型号为STAR1000的主控芯片CP测试过程中，我们发现了在一些高速逻辑测试和memory自测试过程中，有部分芯片测试会很不稳定，存在很大的marginal fail。这会导致对量产测试效率和良率产生很大的影响，从而迫使我们必须重视CP过程中出现的问题和找到最优解决方案。

一、 通过测试数据分析，我们发现出现marginal fail的测试项都是需要在芯片内部跑高速的scan 测试和相关memory测试。由此可以推断出，在跑这些测试项时芯片的功耗会很大，在芯片电源脚上会流过很大的瞬间电流。由于探针卡针尖接触芯片PAD会产生较大接触阻抗，导致芯片电源端产生较大毛刺。而探针卡电源的滤波电容离针尖有一段较长距离，没办法很好的过滤掉这些毛刺，所以对芯片逻辑测试会产生较大影响。

探针针层

二、 通过观察CP 测试map我们发现，这种margin fail 有一定的分布规律。大约连续测试400多颗芯片后fail的概率比较大，从而推断出探针在经过一定时间的大电流冲击后，针头可能会被加速氧化，导致测试接触电阻越来越大，导致测试信号质量变差。

三、我们通过观察wafer的探针针迹 发现部分信号PAD的针迹偏浅，有可能没有完全扎透PAD表面的钝化层，从而导致输入输出的信号完整性偏差。由此可以判断探针的直径偏细，用同样的力度扎在PAD上会产生形变，导致针迹偏轻。

针对以上三条推论，我们做了如下实验：

1. 把探针的针径加粗，从以前的3mil 改成4mil, 同时给部分走大电流的电源PAD加双针，增大其载流面积和针压。 在测试pattern 端进行pattern拆分，把可能引起大电流的pattern拆分成若干小pattern 进行串行测试，有效降低测试功耗。在上Probe测试时，加重probe的针压，使探针的force力度更大。

2. 加快Probe的磨针频率，从之前连续测试500颗磨一次改到300颗一次，可以及时的清除探针表面的氧化物。

3. 在CP测试程序改小DPS的限流值，防止因wafer 制造原因导致的芯片电源short的管芯产生大电流冲击探针，使其加速老化。

经过以上措施优化后，测试效果改善明显，一次测试成功率接近95%以上，为控制器芯片的及时量产提供了可靠保障。

总结

随着摩尔定律的不断深入，SoC芯片的功能越来越强大，同等芯片面积下集成的晶体管数量成指数级上升，对传统芯片测试的挑战越来越大。而现实对测试工程师的要求是既要保证足够大的测试覆盖率又要达到快速及时的量产速度。所以测试工程师在进行项目测试规划时应提前介入DFT设计阶段，配合DFT工程师设计出更加简化高效的测试案例。同时要提前评估在现有测试工具条件下，如何才能提前做好相关细节问题的规避，设计出一套更加合理的软硬件测试方案。所有这些需要测试工程师在理论和实践经验中不断去总结和优化，提高自我分析和解决问题的能力。