台积电宣布投片采用部分极紫外光刻技术的首款N7+工艺节点芯片，并将于明年4月开始风险试产采用完整EUV的5nm工艺。
台积电(TSMC)宣布投片采用部分极紫外光刻(EUV)技术的首款N7+工艺节点芯片，并将于明年4月开始风险试产(risk production)采用完整EUV的5nm工艺。
根据台积电更新的数据显示，其先进工艺节点持续在面积和功率方面提升，但芯片速度无法再以其历史速度推进。为了弥补这一点，台积电更新其开发中用于加速芯片间互连的六种封装技术。
此外，台积电与Cadence等4家业界伙伴合作，共同支持后段芯片设计的在线服务。支持者表示，基于云端的服务将缩短时间并扩大芯片设计工具的范围，有助于拓展正面临摩尔定律(Moore’s Law)放缓的半导体产业。然而，他们也指出，云端设计仍处于需要设定和优化自定义平台的早期阶段。
在工艺技术方面，台积电宣布以N7+工艺节点投片客户芯片，该工艺节点采用可处理4层掩膜的EUV。而其N5 EUV则可提高到处理多达14层掩膜，并将在明年4月准备好进行风险试产。通过EUV技术可望减少先进设计所需的掩膜数，从而降低成本。
而其竞争对手三星(Samsung)也加速在7nm节点上采用EUV。此外，根据分析师表示，英特尔预计短期内还不会使用EUV，而Globalfoundries则已在今年8月宣布暂缓7nm和EUV的研发投入。
台积电表示，根据采用Arm A72核心的测试，N5芯片将带来14.7%～17.7%的速度提升，以及缩减1.8%~1.86%的占位面积。N7+工艺节点则可降低6%～12%的功率和以及提升20%的密度。然而，台积电并未提到N7+的速度可提升多少。
目前，基于N5技术节点的芯片设计已经启用，不过，大多数EDA工具至少要到今年11月后才能达到0.9版本的可用性。台积电的许多基础IP模块已经为N5准备就绪，但包括PCIe Gen 4和USB 3.1等部分规格可能要到明年6月才能到位。
N7+技术节点采用更紧密的金属线距，并包含一个有助于降低动态功率的单鳍库。明年4月还将推出汽车设计版本。台积电研究发展/设计兼技术平台副总经理侯永清表示，N7+提供了“与N7几乎相同的模拟性能”。
台积电表示，N7的晶体管密度比代工厂的40nm节点更高16.8倍。遗憾的是，更先进工艺带来的成本也在水涨船高。据消息来源之一指出，N5设计的总成本包括人工和IP授权费用约高达2亿至2.5亿美元，较目前7nm芯片所需要的1.5亿美元更大幅上涨。
平面工艺与封装技术布局
此外，台积电提供两种平面22nm工艺。其目标在于与Globalfoundries和三星的FD-SOI工艺竞争。Globalfoundries于上个月底宣布其22nm FD-SOI的设计订单超过50项。
预计在今年年底之前，工程师就能采用台积电的22ULP和ULL工艺展开设计，这些工艺通常采用28nm设计规则，并支持0.8到0.9V。但部分可用于22nm节点的IP预计要到明年6月后才能到位，包括PCIe Gen 4、DDR4、LPDDR4、HDMI 2.1和USB 3.1区块等。
专用于高效能的22nm ULP版本速度提升高达10%，功耗降低20%，且比28 HPC+版本更低10%。ULL版本的目标在于为蓝牙芯片等设计提供最低功耗。预计到明年4月将会有一个支持1.05～0.54V电压的版本就绪，并为模拟电路实现优化。
针对封装技术，候永清更新了台积电的晶圆级扇出(Fan-Out)技术，特别是用于互连智能手机应用处理器和内存的 2项整合扇出型(InFO)技术。
整合扇出型封装——InFO-on-Substrate是一种芯片优先工艺，在SoC和40nm SoC I/O间距之间采用2微米互连。65mm2芯片目前已可量产。InFO-Memory-on-Substrate则将在年底前投入量产，用于在完整的830mm2中间掩膜上链接逻辑和典型的HBM内存。
台积电CoWoS的2.5D工艺则将在使用180～150微米的C4凸点间距缩小，预计在今年年底前达到130微米间距。台积电还将在明年4月将1.5倍中间掩膜扩展到使用2倍中间掩膜，以支持大型GPU和一些网络ASIC等设计。
而另一类型的整合芯片系统(System-on-Integrated-Chips；SoIC)则将在明年5月之前取得EDA的支持和代工认证。该设计途径是通过硅穿孔(TUV)连接间距小于10微米的凸块，用于链接彼此堆栈的一个或两个芯片。侯永清说：“这是提升性能和内存带宽的另一种方式。”
本文同步刊登于《电子工程专辑》杂志11月刊
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