极紫外光(extreme ultraviolet；EUV)微影技术将在未来几年内导入10纳米(nm)和7nm工艺节点。不过，根据日前在美国加州举办的年度产业策略研讨会(Industry Strategy Symposium；ISS 2018)所发布的分析显示，实现5nm芯片所需的光阻剂(photoresist)仍存在挑战。
同时，EUV制造商ASML宣布去年出货了10台EUV系统，今年将再出货20至22台。该系统将拥有或至少可支持每小时生产125片晶圆所需的250W雷射光源。
IC Knowledge总裁Scotten Jones表示：“在7nm采用EUV的主要部份已经到位，但对于5nm来说，光阻剂的缺陷仍然高出一个数量级。”
经过20多年的发展，新的和昂贵的系统均有助于为下一代芯片提供所需的优质特性，并缩短制造时间。Scotten说，这些系统将首先用于制造微处理器等逻辑芯片，随后再应用于DRAM，但现今的3D NAND闪存芯片已经不适用了。
“EUV大幅减少了开发周期以及边缘定位的误差…，但成本降低的不多，至少一开始时并不明显。此外，还有其他很多的好处，即使没什么成本优势，它仍然具有价值。”
Jones预计，ASML将在2019-2020年之间再出货70台系统。这将足以支持在Globalfoundries、英特尔(Intel)、三星(Samsung)和台积电(TSMC)规划中的生产节点。
除了EUV系统本身，其他重要的挑战还包括薄膜、光罩测试仪和抗蚀剂（来源：ASML）
Jones表示，ASML计划将系统的正常运行时间从现在的75%提高到90%，这同时也是微影技术业者最关切的问题。此外，他表示相信该公司将会及时发布所需的薄膜，以保护EUV晶圆避免微尘的污染。
为了开发针对5nm可用的抗蚀剂，“我们有12到18个月的时间来进行重大改善。业界将在明年产出大量晶圆，这将有所帮助。”Jones并估计，到2019年晶圆厂将生产近100万片EUV晶圆，到了2021年更将高达340万片晶圆。
ASML的目标是在2020年时，将其250W光源所能达到的每小时145片晶圆的吞吐量提高到155片/时。ASML企业策略和营销副总裁Peter Jenkins在ISS上指出，该公司已经展示实验室可行的375W光源了。
目前该公司的薄膜已经能通过83%的光线了，至今也以245W光源进行超过7,000次的晶圆曝光测试了。然而，第二代7nm节点在搭配用于250W或更高的光源时，预计还需要一个传输率达到90%的薄膜。
GF、英特尔、三星与台积电的7nm版本
Jones谈话中最有趣的部份内容就是对于10nm、7nm和5nm节点的详细分析。台积电去年秋天通过7nm工艺，目前正使用现有的光学步进器实现量产。他说，Globalfoundries将在今年晚些时候推出类似的工艺。
两家公司计划在明年初量产第二代7nm工艺，采用EUV制作触点和通孔，将15个光学层数减少到5个EUV层。这一工艺可望缩短周期时间，而且不需要薄膜。
Globalfoundries去年六月份宣布在2019年采用EUV实现7nm的计划。Jones“台积电私下告诉客户也计划如此。” Jones说。
芯片制造商可能必须使用30mJ/cm2剂量的抗蚀剂，这高于其目标的20mJ/ cm2。他们还可能必须使用电子束系统检查光罩的缺陷，而不是像EUV系统一样使用13.5mm波长寻找缺陷的光化系统。
Globalfoundries、三星和台积电除了使用触点和通孔外，还计划为不同的7nm版本使用EUV和薄膜来制作1x金属层。这些工艺将提供微缩，并使23层光学层减少到9层EUV。
这正是三星将在明年初推出的首款7nm节点，即7LPP。台积电的7FF+版本，预计将在2019年中期推出，Globalfoundries则将在明年年底推出7LP+。
Jones详细介绍了他预计到2020年将会看到的各种10nm、7nm和5nm工艺版本
Jones表示，英特尔目前使用的10nm工艺采用光学步进器实现量产，提供的密度相当于其竞争对手所能实现的最佳7nm版本。他预期英特尔将在2019年采用EUV升级10nm+工艺。
三星和台积电已经在讨论可能在2019年底前提供5nm工艺。他们应该会是第一批使用EUV制造1D金属层的制造商。他说，如果有更好的抗蚀剂出现，这个工艺就能使用EUV减少多达5个切割光罩，让FinFET减少到仅使用1个光罩。
另外，Jenkins表示，ASML已经为支持高数值孔径(NA)的EUV系统完成光学设计部份了，而且整体设计“顺利”。该公司已于2016年底宣布计划在2024年量产该新系统。
尽管EUV是推动半导体产业制造更小芯片的重要里程碑，但预计并不至于颠覆目前的芯片制造设备市场。Jones说，晶圆厂将会持续需要大量的现有资本设备和供应，才能与EUV一起迈向未来的工艺节点。
编译：Susan Hong
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