谈谈3D IC测试的现在和未来

用于测试3D IC的解决方案目前已面世，而且会越来越成熟。在2015年的国际测试与失效分析研讨会(ISTFA)上，笔者发表了题为《三维数位测试有何新进展？》(What is New in 3D, Digital Testing?)的演讲，本文将总结此次演讲的要点。笔者在演讲中探讨了测试标准和测试挑战，其中包括良品裸晶(known-good-die；KGD)和测试堆叠芯片。

3D IC测试的两个主要目标是提高预封装测试品质，以及在堆叠芯片之间建立新的测试。当然，对于二维(2D)芯片(KGD)的高品质测试是测试三维(3D)堆叠的基本前提条件。业界如今已能有效掌握与理解这些问题，而且也存在良好的解决方案。有几种解决方案可分别用于测试堆叠在逻辑模组上的存储器和堆叠在存储器上的存储器。然而，逻辑模组与逻辑模组(logic-on-logic)堆叠的3D测试仍然处于起步阶段。

为了满足一系列的3D测试需求，业界一直在积极努力完成或更新多种现有的测试标准，包括：

•IEEE 1149.1 (JTAG)，广为人知的测试存取标准

•IEEE 1687 (IJTAG)，较新的IP存取方法

•IEEE P1838，针对多个个芯片之间的3D互通性以及与其他标准连接而提出的标准

•JEDEC标准，如Wide I/O存储器测试的JESD226

3D芯片级测试品质意味著什麽？

在进行3D测试之前，晶圆首先要经历晶圆测试；有些芯片可通过测试，另一些则否。通过测试的裸晶继续进行封装，然后进行封装测试，在这些环节还会发现更多(在上次测试时未发现的)不合格件(如图1)。

图1：传统晶圆和封装测试的比较

就测试方案本身来说很寻常。然而，一旦开始将多个裸晶封装在一起，那些先前从晶圆级测试中「逃脱」的少量裸晶会让你丢弃更多的封装元件(图2)。

图2：3D堆叠IC的晶圆与封装测试比较

这就会带来很大的问题。笔者做了一些计算：如果裸晶缺陷覆盖率是95%，则10层芯片堆叠的最终封装良率将会是60%。显然地，如果5%的逃脱率导致40%的最终产品被丢弃，这并不是我们希望看到的。这裡的关键是3D封装需要非常高品质的晶圆级测试，以便只有「良品裸晶」被封装在一起。

除了满足高品质的良品裸晶要求之外，3D测试还需要已知合格的中介层、部份堆叠测试、硅穿孔 (TSV)和封装测试。单独使用传统「自动测试模式产生」(ATPG)的途径已成为过去。嵌入式测试压缩和逻辑内建自测试(BIST)的组合提供最好的性价比(图3)。

图3：嵌入式测试压缩和逻辑内建自测试组合的优点

逻辑内建自测试元件使系统自我测试成为可能，这对于汽车或医疗应用的IC尤为重要。添加单元内(cell-internal)和非传统失效模型(fault models)则能够使设计中数位逻辑元件的测试品质达到可接受的程度。当然，你还需要测试嵌入式IP、I/O以及TSV。为了存取和测试嵌入式IP，IEEE 1687 IJTAG 提供了用于整合异质IP的IP和测试模式重用(pattern reuse)方法。甚至有工具已经可以自动化许多设计和测试任务来支援IJTAG方法。

对于I/O和TSV，因为无法保证与ATE的电气接触，测试必须在「非接触」形式下进行。这是一个有待研究的领域；其中一种有趣的做法是使用边界扫描途径，为部份封装的元件进行晶圆级测试，以及封装内芯片之间的互连测试。

如何测试堆叠芯片?

测试3D IC意味著透过单点存取堆叠中的每个裸晶。专用的TSV被用于传输芯片之间的测试讯号，而每个裸晶上都具有用于控制测试资料在堆叠内上下传输的硬体结构。为了实现这一点，我们需要一个标准架构支援来自多个供应商的异质芯片。正在制定的IEEE P1838标准正是为此而设。需要指出的是，1838相容的芯片在设计上并不是「随插即用」型，因为该标准只针对可测试设计(DFT)架构，而非封装、机械和电气互连属性。

测试外部DRAM或堆叠存储器

目前，3D和2.5D封装常用于逻辑芯片上或逻辑芯片旁中介层上堆叠外部存储器。存储器通常是遵循标准协定的DRAM(但现在其它存储器类型似乎也逐渐得到支持)。我们开发了一个测试介面，藉由通过其JEDEC标准功能接脚来存取外部Wide I/O DRAM。3D IC存储器内建自测试包含了实体介面逻辑(PHY)，并且位于逻辑芯片内，紧连着存储器控制器，正好位于PHY及其关联的外部存储器(图4)之前。

图4：测试外部存储器

在封装中使用外部存储器的优势在于：可以出于成本或品质的考量更换来自不同供应商的存储器(也称为「第二来源」)。如果第二来源芯片遵循相同的标准，例如Wide I/O，那麽它在3D封装中也应该运行良好。存储器脚位和操作必须在不同供应商之间保持不变。当然，存储器单元的内部实体佈局可以有所变化。在这种情况下，即使实体佈局未知，您依然可以在存储器内建自测试期间使用伪乱数资料(pseudo-random data)演算法来检测存储器的邻近模式敏感故障(NPSF)。您可以将新的演算法载入软可编程存储器内建自测试控制器中，以备进行更具针对性测试的需求，而无需修改设计。

总而言之，在充份了解3D测试所面临的挑战后，更能掌握大多数3D IC测试所需的现成解决方案。重点在于：3D IC测试的基础是极高品质的晶圆级测试。我们仍然需要逻辑模组到逻辑模组的测试解决方案，其主要挑战是在使用各自的工作频率下，如何同步裸晶之间的测试。IEEE P1838 标准完成后，将大幅解决这一问题。在3D或2.5D中测试存储器，就像测试外部DRAM或Wide I/O存储器一样。

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