如今已近九旬高龄的英特尔(Intel)共同创办人Gordon Moore在1965年发表了一篇文章，提出了IC上晶体管数量会在接下来十年依循每年增加一倍的规律发展，其后这个理论根据数次演变，成为全球半导体产业界奉为圭臬的“摩尔定律”，伴随IC市场经历半世纪的蓬勃发展，催生无数让大众日常生活更加便利、更丰富多彩的科技。
2015年，摩尔定律欢庆50周年，Moore本人在接受IEEE期刊《Spectrum》专访时表示，其实他在发表那篇文章的时候只是分享一个趋势观察，因为当时IC技术正在改变整个电子产业的经济模式、却未被普遍承认；而他完全没有想到那样的一个理论居然被记得那么久，甚至被称为驱动产业发展的“定律”。
不过摩尔定律毕竟不是以严谨科学程序所定义的真正“定律”，Moore自己也说，那只是一种观察与推测；许多人预测摩尔定律将在2015至2020年失效，而在2012年左右，摩尔定律开始出现速度趋缓的明显迹象，当年全球半导体产业营收暨2011年仅2.1%的成长之后不升反降，出现了2.6%的负成长，接下来几年的营收表现也一片低迷，不但不复以往动辄两位数字的成长表现，在2015年还再度出现了2.3%的负成长。
半导体厂商们发现，要维持摩尔定律继续推进的成本变得越来越庞大，工艺微缩不再跟随着晶体管单位成本降低的效应，从32/28纳米节点迈进22/20纳米工艺节点时，首度遭遇了成本上升的情况；行业专家们将原因指向了迟迟未能“上台面”的极紫外光(EUV)微影技术，就因为该新一代微影技术仍未能顺利诞生，使得22纳米以下的IC仍得通过多重图形(multi-patterning)方法来实现，这意味着复杂的设计流程、高风险，以及高昂的成本。
市场研究机构International Business Strategies (IBS)的资深半导体行业分析师Handel Jones估计，当半导体工艺走向5纳米节点，IC设计成本将会是目前已经非常高昂之14/16纳米工艺设计成本的三倍(图1)，因此设计公司：“需要有非常大量的销售额才能回收投资。”
*图1：IC设计成本越来越高
来源：International Business Strategies*
摩尔定律究竟还能走多远？一旦摩尔定律正式走入历史，半导体产业该如何继续向前迈进？而在所谓的“后摩尔定律时代”，IC企业面临的挑战是什么？又该如何应对？
在一场1月初于美国加州举行、由国际半导体产业协会(SEMI)主办的年度产业策略高峰会(Industry Strategy Symposium，ISS)上，来自半导体行业的专家指出，如果EUV技术在2020年顺利问世，半导体技术演进还能持续到2025年。
行业顾问机构IC Knowledge总裁Scotten Jones在该场高峰会上表示：“我不认为摩尔定律已死，从事深度技术研发的人也不认为；”他指出，英特尔(Intel)与Globalfoundries都透露半导体工艺在后14纳米(post-14nm)节点能达到成本节省，“我相信我们有方法制造出让成本降低的新一代晶体管。”
Jones预测5纳米节点将在2019年开始在某些工艺步骤采用EUV技术，或许仍得采用某种形式的FinFET晶体管；至于再往下到3.5纳米节点，将会进展至采用水平纳米线(horizontal nanowire)，而该节点应该会是经典半导体工艺微缩的终点；其后2.5纳米节点堆栈n型与p型纳米线，可望在2025年将晶体管密度增加60~70%。
对于EUV究竟何时能正式“上阵”，市场研究机构Semiconductor Advisors的分析师Robert Maire认为：“EUV微影真正开始量产应该是会在2020年；”他指出，台积电(TSMC)已经宣布了将在5纳米节点采用EUV微影的计划；而英特尔则可能会在7纳米采用EUV微影，与台积电的5纳米节点量产时间相当，预计是在2019年。
*图2：各家半导体大厂先进工艺节点量产时间
来源：ISS、各家公司*
而Globalfoundries技术官Gary Patton在2016年10月来台与本地媒体分享该公司最新技术与策略方向时则表示，他预期EUV微影技术要到2019年才会迈入成熟，而Globalfoundries在该时间点之前就会量产的7纳米工艺应该不会采用该技术。
目前在市场上只有来自荷兰的设备商ASML能供应EUV微影系统，是该公司投入了三十年时间与庞大研发成本的成果，而该公司甚至获得了英特尔、台积电与三星(Samsung)等半导体厂商的联合投资，这些股东们的首要目标就是加速EUV技术的实现。ASML发言人表示：“我们预期EUV微影将在个位数纳米工艺节点被应用于内存中的两个或更多层；而在最先进的逻辑工艺节点(7或5纳米)，则被应用于6~9层。”
ASML的第一代(采用0.33NA光学镜片、实现约13纳米的线宽) EUV微影设备NXE:3400B将在今年正式出货，预期吞吐量可达每小时125片晶圆、微影迭对(overlays)误差容许度在3纳米以内；该公司表示已有4家逻辑芯片制造商、2家内存芯片制造商表示将在2018年左右采用第一代EUV系统进行量产。
*图3：ASML的EUV微影设备发展蓝图
来源：ASML*
采用现在的浸润式微影设备需要以多重光罩才能实现的电路图形，若采用0.33NA的EUV系统预期只需要单一光罩步骤就可完成；不过，半导体工艺若再继续往更细微节点迈进，就算采用EUV设备也可能需要多重图形步骤。
为此ASML于去年11月就宣布以11亿美元收购光学大企业蔡司(Carl Zeiss)的24.9%股份，双方将联手研发数值孔径(numerical aperture，NA)高于0.5的版本，不过此第二代EUV微影要到2024年以后才会量产，将能实现约8纳米的线宽，预期产量为每小时185片晶圆产量、迭对误差容许度小于2纳米。
ASML技术官Martin van den Brink在发表上述合作案时的新闻声明中指出，新一代(0.5NA)系统将：“可在次3纳米节点为芯片制造商避免复杂且昂贵的0.3NA系统多重图形步骤，以单次曝光支持高生产力，并可降低单位成本。”
不过市场研究机构VLSI Research总裁Risto Puhakka表示，行业人士仍广泛预期，在第二代EUV系统于2024年左右问世以前，恐怕还是得使用第一代0.33NA微影系统进行多重图形：“只是需要多少重图形、以及会需要多久时间？”他也指出，以往ASML不曾直接投资供应链上的任何厂商，而且是以大手笔收购高比例股份，显然要打造更新一代EUV系统是高风险任务，而且ASML势在必得。
看来如果一切顺利，2018年就能看到第一批采用EUV微影设备量产的先进工艺节点IC；但机台尺寸几乎等同一间小房间的EUV，一台要价超过1亿美元，这意味着除非是财力够雄厚的半导体厂商，很难负担此尖端技术的投资。
而千呼万唤始出来的EUV微影设备就算真的在2018年之后顺利上线量产，在终端应用市场如PC、智能手机等成长停滞、缺乏大量需求的趋势下，采用该设备之先进工艺初期成本与风险势必仍然偏高，IC厂商如果想只靠EUV来维持摩尔定律“工艺越微缩、晶体管单位成本越低”的理论，恐怕并不容易。
所以，除了“传统”的半导体工艺微缩，IC厂商们还有什么别的方法能维持利润？
其他的技术选项
也出席了今年1月美国ISS 的Globalfoundries技术官Patton在专题演说中表示：“摩尔定律将终结只是一个看法，我们总是能找出如何推动事情演进的方法；”他认为，芯片行业现在必须要在工艺以及封装技术方面寻求不同方向的创新(图4)：“整个产业环境跟我入行的时候已经完全不一样了。”
图4：除了追随摩尔定律，Globalfoundries技术官Gary Patton认为IC行业应该寻求不同方向的工艺与封装技术创新
在半导体产业界拥有超过三十年经验的Patton，在先前向台湾媒体阐述Globalfoundries技术策略时表示，现在市场上有各种各样新崛起的电子设备与终端应用，例如移动运算、普及运算(pervasive computing，例如无所不在的连网智能设备)以及人工智能(AI)、虚拟/扩增实境(AR/VR)…等等，单一技术并不一定适合所有应用的需求。
Patton表示，人工智能、云端运算、高速通信等应用，目前最尖端的3D晶体管FinFET工艺是理想选择，目前该技术进入14纳米节点量产、已经成熟而且对高级应用有价值；至于对运算性能要求较低、也以较低功率运作的各种嵌入式设备，例如物联网设备，其实就不一定要用到最尖端的FinFET工艺，否则并不符合成本效益。
GlobalFoundries提供的其他技术选项是全耗尽型绝缘层上硅(Fully depleted silicon-on-insulator，FD-SOI)工艺；Patton指出，该公司准备在2017年量产的22纳米FD-SOI工艺，在成本上与成熟的28纳米平面晶体管工艺相当，但能达到类似FinFET工艺的性能，而且功耗更低、封装尺寸更小，也更适合与RF组件的整合。
在封装技术方面，Patton表示在过去一年来，Globalfoundries看到2.5D与3D芯片堆栈的客户需求有大幅成长的趋势；目前该公司可提供应用于32~22纳米深度沟槽式晶圆的“智慧中介层(interposer)”，具备去耦电容，能支持低功率应用的芯片堆栈。
在芯片堆栈技术方面，台湾半导体产业协会(TSIA)理事长、钰创科技董事长卢超群表示，过去15年来IC产业已经达成了“类似以微观建筑技术造高楼”的突破，发明3D甚至超越3D的异质性晶粒排列或堆栈方法；再加上半导体厂商在晶圆级封装技术(WLP)上的研发成果──例如台积电的整合型扇出(Integrated Fan-out，Info)与整合型扇出-封装内建封装技术(InFO-PoP)──将IC制造与封测一体化，会是让摩尔定律延续更长寿命的关键。
*图5：InFO芯片堆栈技术的多种不同型态
来源：卢超群*
卢超群认为，InFO以及因为InFO而得以实现的另一种直通互连通孔(TIV)创新技术，将推动IC产业进入在工艺微缩同时迭加IC、让纳米技术经济效益放大的“硅4.0时代”(Silicon 4.0)；未来硅芯片可以直接链接如光学透镜、传感器或致动器等目前嵌入于系统中但仍未微型化的组件，而这也是晶圆代工厂、IC设计公司和系统厂商展开合作的新机会。
其实，无论摩尔定律会不会、何时走向终结，IC产业在此刻应该已经意识到，这个世界已经变了…新出炉的Gartner初步统计结果显示，从2012年开始走下坡的全球PC市场出货量在2016年又一次出现6.2%的衰退；至于已经取代PC成为推动半导体产业主力的智能手机市场，看来在接下来几年也将仅存个位数的温和成长。
新崛起的物联网市场虽然逐渐从一片混沌中显现规模经济，以及有规则可循的商业模式，多样少量的芯片需求对传统IC业者来说还得经历好一段适应期；汽车市场因为开始采纳连网技术、各种传感器以及人工智能方案，俨然成为IC市场的最新“杀手级应用”，但汽车产业的保守性格似乎还未完全随着这些新技术的采用而改变，要打入车用供应链对没有相关经验的半导体厂商来说又是一个挑战。
*图6：半导体产业的动力来源已经改变
来源：Gartner*
EDA大厂明导国际(Mentor Graphics)执行官Walden C. Rhine (Wally)在去年8月于台湾举行的年度技术论坛上表示，半导体产业营收成长近几年呈现停滞，有很大一部分原因是包括Apple、Samsung等采用自家设计芯片的系统厂商，并未将IC营收公开，但光是Apple与三星两家公司在定制化手机处理器的合并市占率可能就超过30%，那些被“隐藏”的估计高达100亿美元。
当Apple、Google…等等原本是IC行业“大客户”、甚至只是“间接客户”的终端系统/网络商都开始因为各自的独特需求而亲身投入IC设计，就算半导体工艺微缩技术挑战都能顺利克服、摩尔定律能千秋万载，IC厂商也很难再依循旧有的业务模式获取利润，必须开拓新的市场/客户、寻求新的合作机会。
EDA供货商新思(Synopsys)董事长兼共同执行官Aart de Geus在去年9月于台湾举行的新思年度使用者大会接受访问时表示，身为IC设计工具供货商，他们已经发现到近两年与系统厂商互动与合作的机会增加许多，也让他们的生意模式必须有所改变；而他也认为，在新的产业生态下要取得成功，合作变得非常重要，包括与跨领域厂商以及同业之间的合作。
而除了寻求同业/异业合作，包括Mentor的Wally以及另一家EDA供货商Cadence总裁兼执行官陈立武、资深副总裁兼策略官徐季平，都不只一次提到了系统设计能力的重要性；这对于以往只专长硬件技术、缺乏软硬件整合能力与系统观的IC设计公司来说会是特别需要警惕反省的议题。
对半导体IC公司来说，其实在所谓的“后摩尔定律时代”，最大的挑战并非突破技术的极限，而是能不能敏锐地意识到产业生态的变化、突破旧有的思考框架与业务模式，规划出最有利于未来发展的新策略/新路线。
在半导体制造/封测与设备领域，各家大公司已经开始通过共同投资、合作的模式，将研发资源做最大化集中，催生能推动各种新应用的新一代技术；而在IC设计领域，技术上的挑战能藉助各家EDA供货商的最新一代工具，成本问题也能够通过制造商提供的多元化技术选项找到最恰当的折衷方案，更重要的是在变化剧烈的市场摸清方向。
台湾号称拥有包含半导体上、中下游的最完整IC产业链，还有一家在全球晶圆代工市场占有率高达六成的台积电；然而曾经生气蓬勃的IC设计业在近几年来表现未有突破，厂商之间的技术同构型也偏高，现有公司如果不能掌握转型契机，在全球半导体产业成长停滞的趋势下，前途堪虑。
整并当然也是一个选项，但寻求新的业务模式与合作机会，是台湾IC设计公司的当务之急；Synopsys的de Geus就建议，台湾IC设计应该先厘清有那些技术/应用领域是要继续发展，以及有哪些领域是可以寻求对外合作的。他表示，以物联网应用为例，这是一个正在起步的新市场，台湾公司如果能掌握先机建立有效的业务模式，就有成功的机会。
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