20世纪60年代初，多数设计都由手工完成。电子设计工程师们使用铅笔和计算尺来设计电路；版图设计师也大同小异，用红膜绘制图形，最终制成光刻掩模。作为掩模设计师的版图工具，Cadence公司于1991年首次向客户发布Virtuoso技术。当时的Virtuoso技术是Opus平台的一部分，可以进一步整合不同的设计任务，主要功能包括电路设计与仿真、版图设计、设计验证，以及模拟/数字混合设计等。
“25年过去了，模拟设计环境发生了巨大的变化。” Cadence公司全球研发副总裁Glen Clark说，过去，很多模拟设计的规模相对较小，并且集中采用非尖端工艺，生产出的芯片主要服务汽车、医疗等专业市场。但随着时代更迭，这些市场要求模拟技术不再仅针对小规模的独立设计，而是以其运算和信号处理的强大数字逻辑能力，被广泛用于混合信号系统级芯片(SoC)。这意味着，模拟设计也需要采用更加先进的制程工艺，比如14/16纳米FinFET技术或22纳米FD-SOI技术，以及7/10纳米更复杂的FinFet的后仿真，以及工艺的变异对设计目标达成带来的巨大挑战。验证完备性的需求成为混合SoC验证的最高优先度目标。采用这些制程工艺时，充分利用模拟和数字验证方法学对解决方案进行充分验证以确保硅片成功率。
F1：先进IC设计工艺为模拟验证带来挑战
模拟验证也在经历巨大的变化：需要验证的不再是独立模拟组件，而是需要应对规模更大的混合信号系统级芯片，模拟验证本身也已经成为了设计阶段的一部分。但更大的变化在于市场需求本身，这些设计被广泛用在攸关生命的关键电子系统中。因此，随着关键电子系统的进一步普及，不同行业制订出专门的标准对这些设备进行验证和测试，常见的包括汽车领域中的功能安全标准ISO 26262、航空航天领域中的DO-254、工业领域中的IEC 61508、以及医疗领域中的IEC 60601、IEC 62304等等，层出不穷。尽管标准很多，但它们其实有很多共同点，例如都要求设备从验证测试开始就要做到可追溯，要有变更管理措施，以应对不可避免的规格变化。
F2：越来越多的标准要求设备从验证测试开始就要做到可追溯
避免类似事件发生的第一道防线是确保规范中的所有项目都通过严格测试(也就是通常我们说的可追踪性)，根本上保证系统在正常运行中不会出现故障。但对那些有关攸关生命的设备来说，仅仅依靠这第一道防线是远远不够的。当故障由单粒子效应(高能中子等)、晶体管或连接器、热过载、电池电压跌落等因素引发时，我们要确保必要的反应机制。设备正常运行时，芯片性能的自然退化要稳定，确保故障的即时检测和妥善处理，使之不危及生命。基于上述考量，必须做到可追溯的不仅是SoC数字电路，模拟电路的测试也是重要环节。
消除模拟和数字验证障碍的方法有很多，但最好还是保持模拟电路测试不变的同时进行数字测试追踪，而这也正是全新Virtuoso ADE Verifier工具秉承的设计理念。套件数据处理能力的增强表现在加载数据库超过1GB的波形文件时速度最快可提高20倍，其版本管理和设置文件的加载性能最高可提升50倍，包括以下四大关键技术：
• Virtuoso ADE探索工具(Virtuoso ADE Explorer)：快速、精确的实现设计参数实时调节；自动生成合格/不合格设计的数据列表；提供了完整的工艺角及蒙特卡罗随机抽样统计环境用于检测并修复工艺随机变化问题；
• Virtuoso ADE组装工具(Virtuoso ADE Assembler)：助力工程师分析不同工艺－电压－温度(PVT)参数组合下的设计性能，并提供基于图形用户界面(GUI)的验证方案，帮助设计师更方便的进行条件性和相关性的仿真
• Virtuoso ADE验证工具(Virtuoso ADE Verifier)：模拟验证技术的重大进步。集成仪表板可帮助工程师轻松进行设计验证，确保全部模块都符合整体设计规范
• Virtuoso变量选项(Virtuoso Variation Option)：此选项提供先进的统计分析方法，实现电路深度探索，尤其适用于高阶工艺节点、快速蒙特卡罗良率验证及样品重排序(为16纳米工艺及以下提供专有晶圆API)；高良率估计算法( > 3σ)；以及统计灵敏度和错配分析。
F3：新一代Virtuoso平台性能提升10倍
增强的Virtuoso版图套件通过加速性能和效率来应对复杂版图带来的挑战，用于器件、单元、模块及芯片级的全定制模拟、数字与混合信号设计。最新版本在以下功能得到增强：
• 图形渲染性能：大版图上缩放、平移、及图形显示的速度可提高10－100倍
• 模块生成器(ModGen)：采用交互式图形处理流程，ModGens的实时定制更为直观、简单；新版本的模块生成器现在还支持设计单元的同步克隆，产生的版图单元具有相同的物理特性，如晶体管的长度和宽度。这样的话，版图设计师只需要设计一次并重复使用。
• 创新结构化器件级布线：结构化的器件级布线功能可实现最高50%的布线效率提升
F4：25年，从版图设计到电学感知设计
早在10-12年以前，半导体公司和系统公司就已经开始了并行设计流程。但问题在于，不是所有的公司都像世界顶尖半导体公司一样从IC设计、制造到封装一应俱全，而是各自负责这些环节，经常造成不同领域之间的数据传送出现问题。此外，EDA工具也都是独立存在的，新工具的出现往往会破坏这一流程，即使是同一数据也有不同的解读。
Glen Clark表示，一个完整的电子系统包括无数个子系统，而传统设计方法下，各个子系统就如同黑盒子一样，要进行系统级的优化非常困难。由于当今的设计越来越复杂，在IC设计师、封装工程师和PCB工程师之间通常存在一个巨大的鸿沟，他们有不同的设计专长，不同的设计领域采用的设计方法不同，使用不同的工具，甚至使用不同的度量单位，如果不能有效填补几方面之间的障碍，就很难实现良好的系统级PCB仿真设计。为此，Cadence正在考虑将Virtuoso与其信号与电源完整性分析技术Sigrity、PCB和IC封装设计工具Allegro整合在一起，形成一款能够提供全面端到端综合设计流程的数模混合平台，真正实现从IC设计、封装和板级的协同设计、协同优化和协同仿真。
F5：Virtuoso系统整合平台V-SIP
“芯片集成度越高，这一解决方案的价值就越明显。”Glen Clark认为随着单一芯片上所集成的功能越来越多，芯片的良率就会下降，设计者可以通过这一解决方案在兼顾SoC复杂度(芯片制造成本)、封装难易度(封装成本)和板级设计复杂度(板级制造成本)进行预判来决定如何规划SoC、封装和PCB设计方式，而不是像以往只是基于经验来操作。通过实际建模得到的参数，可便于客户更好地来平衡性能、成本要求，来决定具体的封装形式或是设计架构。
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