PCIe 5.0测试确保精确的BER分析

PCI-SIG去年早些时候发布的PCIe 5.0规范受到了人工智能等新兴应用设计人员的欢迎，来自当前高带宽环境（尤其是数据中心、网络和高性能计算）领域的工程师对此也很关注。PCIe 5.0规范看似只是PCIe 4.0体系结构的自然扩展，但是工程师们必须注意某些测试点，以确保设计合规并保证兼容性。

为应对信号衰减问题，PCIe 5.0对信道和连接器损耗与反射提出了更严格的要求，并且对接收器和发送器的均衡也做了一些修改。此外，数据速率从16 GT/s提升至32 GT/s，翻了一番，但对上升/下降时间变陡、单位间隔（UI）变窄以及插入损耗变大所引起的问题，却没有提出什么创新的方法来补偿。

那么GT/s的提升意味着什么呢？

进行全面Serdes测试的必要

要确保PCIe 5.0设计符合规范，即所设计产品要通过PCI-SIG主持的合规性工作间的PCI-SIG互操作性测试，工程师们必须进行全面的Serdes测试。PCIe 5.0测试需要的设备包括：误码率测试仪（BERT）脉冲模式发生器（PPG），用于高精度的特定信号损伤测量；BERT误码检测器（ED），用以分析Serdes输出的误码率（BER）；另外还会用到采样带宽大于50 GHz的实时示波器。

而对于最复杂的Serdes测试，即链路均衡训练，BERT需要仿真一个参考Serdes。PPG和ED必须在PCIe 5.0协议栈的PHY逻辑子块级别与被测设备（DUT）进行交互（图1）。

图1： PCIe 5.0多层协议栈

32 GT/s时NRZ面临的挑战

从16 GT/s的PCIe 4.0架构升级到32 GT/s的PCIe 5.0架构，其最大挑战是在BER≤10-12的条件下，能够在高达36dB的损耗下工作。为了解决与损耗相关的问题，大多数运行速度超过30 GT/s的标准都采用PAM-4，以将工作带宽减少两倍，但代价是信噪比降低了9.5 dB以上。不过，PCIe 5.0技术仍然采用逻辑仿真和基带非归零（NRZ）调制方案，以高电平表示逻辑 1 ,低电平表示逻辑 0 。

损耗过大可能导致基于PCIe 5.0架构的后均衡眼图开启电压低至10 mV。如此小的电压摆幅需要非常灵敏的电压限幅器。而且，为了容纳较长的电路板，当损耗超过-36 dB或信号通过两个或多个连接器传播时，还需要重新配置定时器。

符号间干扰和均衡

链路训练可纠正PCIe 5.0中的符号间干扰（ISI）。这种训练涉及接收器和发射器之间的通信，可以优化和协调可调节均衡参数，如发射器端的前馈均衡器（FFE）抽头、接收器端的连续时间线性均衡器（CTLE）增益和判决反馈均衡器（DFE）抽头。

发射器FFE以某种方式对波形进行预失真，可以部分补偿由信道频率响应引起的失真。随着PCIe技术速率的不断提高，抖动、噪声、失真、串扰和符号间干扰（ISI）也会给设计带来更大的挑战。PCIe 5.0眼图在接收器输入端可能完全闭合。为了达到BER≤10-12的要求，接收器端设计已变得非常复杂，涵盖时钟恢复、发送器和接收器都需要采用多种均衡方案、敏感的电压限幅器，以及评估自身BER性能的能力等等。

如UI测试显示，抖动要求在PCIe 4.0和PCIe 5.0架构中是相同的，但当以皮秒为单位测量时，抖动要求则成比例地提高。因此，PCIe 5.0规范要求采用分布式参考时钟或公共时钟（CC）架构，而这在PCIe 4.0规范中是可选的。

速率从16 GT/s提升到32 GT/s的最大困难是最大允许损耗从-28 dB增加到-36 dB。结果，PCIe 5.0通道要求被重新定义，因此卡机电（CEM）规范要求附加卡只能使用表面贴装连接器。

初始发射器均衡测试

要进行初始发射器均衡测试，BERT PPG首先通过PCIe技术物理层逻辑子块协议将请求发送到DUT发射器。BERT PPG将按照每个PCIe架构数据速率下预设的前馈均衡（FFE）向DUT-serdes依次发送请求。DUT发射器会更改其FFE方案并传输信号。

DUT发送器的输出随后被分割，以便将其信号分别发送到示波器和BERT ED。BERT ED作为参考接收器确认预设更改，而用作PPG辅助输出的BERT则触发示波器采集每个信号。示波器根据每个FFE预设和数据速率捕获波形；然后，它运行SigTest（该软件由PCI-SIG提供，易于安装），根据合规性要求评估每个波形并显示结果。

发射器链路均衡响应测试

发射器链路均衡响应测试用于测量DUT发射器响应FFE抽头请求的时间，并确定响应是否正确。在环回模式(loopback mode)下，BERT是参考SERDES。示波器确定请求时间tREQ和FFE抽头变更时间tCHANGE。消耗的时间必须小于或等于指定的最大值，BASE规定是500 ns，CEM规定是1 µs。

图2：发射器链路均衡响应测试配置图

图2显示了测试设置。BERT PPG的输出被分割，以便将信号分别传送到DUT接收器和示波器。DUT发射器的输出也经过分割，其信号被分别发送到示波器和作为参考接收器的BERT ED。

接收器链路均衡测试

PCIe 5.0接收器在PHY层有一项合规性测试，即通过在链路均衡测试中使用受压信号来同时评估链路训练和接收器受压容限。BERT PPG传输的测试信号包括随机抖动（RJ）和正弦抖动（SJ），以及正弦差模干扰（DMI）和共模干扰（CMI）。一个可变ISI测试板具有多个差分迹线长度，在0.5dB步长范围内，其损耗从34 dB至37 dB，适用于各种损耗和ISI。测试信号的校准则由示波器完成。

BERT PPG将带有干扰噪声的信号发送到可变ISI板，后者的输出连接到合规基板（CBB）上，以仿真系统板在最坏情况下的性能。测试信号通过CBB传播到CEM连接器，然后再传播到附加卡和DUT接收器。BERT PPG通过参考时钟对信号施加抖动。DUT发送器的输出被传送到BERT ED，后者测量BER并用作链路训练的参考接收器。

受压眼图校准

受压信号的校准涉及信号损伤应用和连续时间线性均衡（CTLE）的优化。必须为每个BERT PPG预设校准受压信号，而且每组FFE抽头都必须符合规范。为了最大程度地提高均衡方案的压力，信号损伤应按特定顺序进行评估。所需的RJ水平和允许的损耗范围、SJ、DMI和CMI，都要添加到信号中，以获得所期望的EH12和EW12。

接收器链路均衡BER测试

一旦配置了BERT PPG参考发射器，并以最坏情况下压力和优化的FFE进行校准后，接收器链路均衡测试就相对容易得多。DUT-serdes按照链路训练状态和状态机（LTSSM）配置系统以最大可能的数据速率运行（图3）。DUT接收器检测来自BERT PPG的传输信号，并进入环回模式。

图3：LTSSM对系统信道进行配置以便可以在最高数据速率下运行。

一旦进入环回模式，DUT发送器将请求BERT PPG的FFE预设。DUT通过LTSSM工作，在尝试不同的BERT PPG FFE预设时，通过更改其接收器均衡方案来优化链路均衡。

BERT ED则在整个过程中监测BER。BER测试大约需要一分钟的时间，这个时长足以让PCIe 5.0系统传输 2×1012 位数据。由于PCIe 5.0规范指定了接收器性能，但没有明确均衡技术，因此最终的预设可能与校准期间获得的预设有所不同。DUT的BER必须小于10-12才能符合PCIe 5.0规范，如图4所示。

发送器PLL带宽测试

PCIe 5.0发射器以100 MHz参考时钟（RefClck）频率运行。通过一个锁相环（PLL）得到参考时钟与数据速率的乘积。串行器使用数据速率时钟将较低速率的数据锁存到符合PCIe规范的高速串行数据信号中。

图4：在Anritsu MP1900A上显示的PCIe 5.0接收器链路均衡BER测试结果。

PLL带宽测试可测量DUT-发射器的抖动传递函数，验证附加卡PLL带宽和峰值是否在允许范围内，并且符合CEM附加卡规范要求。

DUT接收器的-3 dB衰减必须在指定的频率范围内，并且不会出现过度峰值。发送器PLL和接收器时钟数据恢复（CDR）电路之间存在互补关系。由于接收器在其CDR带宽以下的频率点具有很好的抗抖动性，而在CDR带宽以上的频率点容易受到抖动的影响，因此发送器PLL必须在高频下滤除抖动，才能使系统以所需的BER工作。

该测试通过BERT亚速率（subrate）时钟输出将SJ应用到DUT参考时钟上，其思路是在跨越指定PLL滚降频率（rolloff frequency）上应用SJ的校准幅度，并测量每个频率下DUT发送器的输出抖动。

示波器在跨越PLL滚降频率上校准所施加的SJ幅度，并针对所施加SJ的每个频率测量其输出周期性抖动（PJ）幅度。PCIe 5.0指定了-3 dB衰减会发生的频率允许范围以及峰值抖动幅度的允许范围。

接收器抖动容限测试

接收器抖动容限测试（JTOL）是对发送器PLL带宽测试的补充。在PCIe 5.0规范中，JTOL不是必需的，但它是评估接收器承受不同振幅和频率抖动能力的一种好办法。

再次强调，受压信号是最坏情况下的信号，但也是合规信号，它带有符号间干扰（ISI）、随机抖动（RJ）、DMI和CMI。作为一种调试技术或性能裕度分析，JTOL可以采用任何均衡方案来执行。之后，再根据幅度-频率模板将SJ添加到信号中（图5）。

图5：幅度-频率模版

高振幅抖动应用于低频，而低振幅抖动应用于高频。1 MHz至10 MHz的衰减遵循指定的CDR频率响应，BER可以根据模板测量。对于所有幅度-频率对，DUT接收器都应遵从BER≤ 10-12的要求。

（参考原文：PCIe 5.0 testing ensures accurate BER analysis）

责编：Amy Guan

本文为《电子工程专辑》2020年3月刊杂志文章，版权所有，禁止转载。点击申请免费杂志订阅