芯粒 - 电子工程专辑

芯粒

自上而下与自下而上的芯粒设计

（本文编译自Semiconductor Engineering）芯粒正日益成为半导体行业瞩目的焦点，然而，其商业化进程仍需跨越重重障碍，包括建立更多标准、提升建模技术与方法，以及投入巨额资金与实验。但芯粒的应用前景颇为明朗。它们能够加速产品上市时间，确保在各种工艺节点上都能为特定工作负载或应用带来最佳性能，且通常较大型单片SoC拥有更高的良率。然而，当前正上演着一场激烈的较量：大型垂直整合企业力图

TechSugar 2024-12-06 134浏览
第二届集成芯片和芯粒大会倒计时四天！十大技术论坛精彩纷呈！

2024年11月8日-10日，以“集成芯片：迈进大芯片时代”为主题的第二届集成芯片和芯粒大会将在北京嘉里大酒店举行。本次大会由基金委集成芯片前沿科学基础重大研究计划指导专家组指导，由中国科学院计算技术研究所、复旦大学主办，目前会议注册通道已经开放，会议详细日程日程已经确定，正在火热报名中！会议注册通道已经开放，火热报名中！注册方式及费用扫描下方二维码，或登录会议官方网站(https://2024.

芯思想 2024-11-05 690浏览
第二届集成芯片和芯粒大会倒计时五天！十大技术论坛精彩纷呈！

2024年11月8日-10日，以“集成芯片：迈进大芯片时代”为主题的第二届集成芯片和芯粒大会将在北京嘉里大酒店举行。本次大会由基金委集成芯片前沿科学基础重大研究计划指导专家组指导，由中国科学院计算技术研究所、复旦大学主办，目前会议注册通道已经开放，会议详细日程日程已经确定，正在火热报名中！会议注册通道已经开放，火热报名中！注册方式及费用扫描下方二维码，或登录会议官方网站(https://2024.

EETOP 2024-11-04 445浏览
一种集成FPGA和DSP芯粒的异构系统级封装

关注我们更多精彩等你发现!▌本文来源：半导体行业观察摘要：将多个异构芯粒集成在一起进行封装是一种具有广阔前景且成本效益高的策略，它能够构建出既灵活又可扩展的系统，并且能有效加速多样化的工作负载。在此基础上，我们提出了Arvon，它使用嵌入式多芯片互连桥（EMIBs）将一个14nm FPGA芯粒和两个紧密排列的高性能22nm DSP芯粒集成在了一起。芯粒间通过一个1.536-Tb/s的高级接口总线（

FPGA技术江湖 2024-10-29 493浏览
【参合通知】多位院士领衔,第二届集成芯片和芯粒大会开放注册！

2024年11月8日-10日，以“集成芯片：迈进大芯片时代”为主题的第二届集成芯片和芯粒大会将在北京嘉里大酒店举行。本次大会由中国科学院计算技术研究所、复旦大学主办，目前会议注册通道已经开放，火热报名中！大会介绍第二届集成芯片和芯粒大会由中国科学院计算技术研究所、复旦大学主办，将于2024年11月8-10日在北京召开。本次会议将以“集成芯片：迈进大芯片时代”为主题，探讨集成芯片与芯粒技术的前沿动态

芯思想 2024-10-22 596浏览
【光电集成】先进封装芯粒间高速互联接口设计思考

今日光电有人说，20世纪是电的世纪，21世纪是光的世纪；知光解电，再小的个体都可以被赋能。追光逐电，光赢未来...欢迎来到今日光电！----追光逐电光赢未来----近年来，随着AIGC的发展，生产力的生成方式、产品形态都在发生重大的变化。计算规模和模型规模的不断增大，尤其是大模型的出现和广泛应用对算力的需求呈现出爆发式的增长。这一系列的变化对计算架构提出了新的挑战，首先是系统规模越

今日光电 2024-09-16 606浏览
国内首创！两颗国产芯粒成功交付：明年还有GPU

北极雄芯(Polar Bear Tech)官方宣布，历经近2年的设计开发，自主研发的启明935系列芯粒(Chiplet)已经成功交付流片。一次性投出两颗，一是通用型HUB Chiplet“启明935”，二是原生支持Transformer全系算子的AI Chiplet“大熊星座”。北极雄芯成立于2018年，由清华大学交叉信息研究院助理教授马恺声创办，清华大学姚期智院士创建的交叉信息核心技术研究院孵化

硬件世界 2024-08-14 644浏览
先进封装芯粒间高速互联接口设计思考

近年来，随着AIGC的发展，生产力的生成方式、产品形态都在发生重大的变化。计算规模和模型规模的不断增大，尤其是大模型的出现和广泛应用对算力的需求呈现出爆发式的增长。这一系列的变化对计算架构提出了新的挑战，首先是系统规模越来越大，系统结构越来越复杂；其次计算形态的变革，传统的计算形态，主要是基于CPU或GPU的同构计算越来越难以满足算力的持续增长。在这一背景下，Chiplet成为非常有潜力的设计方法

FPGA开发圈 2024-08-07 592浏览
一种集成FPGA和DSP芯粒的异构系统级封装

摘要：将多个异构芯粒集成在一起进行封装是一种具有广阔前景且成本效益高的策略，它能够构建出既灵活又可扩展的系统，并且能有效加速多样化的工作负载。在此基础上，我们提出了Arvon，它使用嵌入式多芯片互连桥（EMIBs）将一个14nm FPGA芯粒和两个紧密排列的高性能22nm DSP芯粒集成在了一起。芯粒间通过一个1.536-Tb/s的高级接口总线（AIB）1.0接口和一个7.68-Tb/s的AIB

FPGA开发圈 2024-06-28 649浏览
英特尔实现光学I/O芯粒的完全集成

英特尔的OCI（光学计算互连）芯粒有望革新面向AI基础设施的高速数据处理。英特尔在用于高速数据传输的硅光集成技术上取得了突破性进展。在2024年光纤通信大会（OFC）上，英特尔硅光集成解决方案（IPS）团队展示了业界领先的、完全集成的OCI（光学计算互连）芯粒，该芯粒与英特尔CPU封装在一起，运行真实数据。面向数据中心和HPC应用，英特尔打造的OCI芯粒在新兴AI基础设施中实现了光学I/O（输入/

知IN 2024-06-27 771浏览
英特尔汽车部总部落户北京！8000人团队，芯粒技术是杀手锏

一凡发自副驾寺智能车参考 | 公众号 AI4Auto重返汽车业务，英特尔直接挑战最高难度。把汽车部总部设在中国，而且团队规模一出手就是超8000人。但是中国市场竞争如此激烈，车载芯片的竞争如此激烈，英特尔靠什么突围？半导体的长期积累，AI生态圈，以及最重要的：芯粒。英特尔：用芯粒实现定制化车载SoC英特尔的汽车业务，与其他玩家有较大不同。最大特点，就是灵活开放，帮助车企实现差异化。如何实现差异

智能车参考 2024-04-26 733浏览
商业化芯粒的安全性至关重要

（本文编译自Semiconductor Engineering）Semiconductor Engineering与来自Arteris公司解决方案与业务发展副总裁Frank Schirrmeister、Cadence公司芯片解决方案团队产品营销总监Mayank Bhatnagar、Expedera公司营销副总裁Paul Karazuba、是德科技公司EDA产品管理/集成经理Stephen Slat

TechSugar 2024-03-20 657浏览
【报告】集成芯片与芯粒技术白皮书

#报告下载#绿色通道，报告一键下载！汽车技研专注汽车行业最前沿报告整理，甄选最有价值的报告，洞察汽车行业趋势发展，助力汽车行业资源整合。如需要批量下载汽车前沿精选报告，可加入《汽车技研》知识星球，加入即可下载全部报告。《汽车技研》知识星球加入请扫描以下二维码↓↓↓

汽车技研 2023-12-29 570浏览
2023集成芯片与芯粒技术白皮书

--关注、星标、回复“智驾干货”--↓↓免费领取：超多份自动驾驶行业干货↓↓>> 本资料共计：39页，以下为资料部分内容，扫描文末二维码，加入「智驾最前沿」智驾圈子，即可下载完整版PDF文档。（加入后圈内超百份文档均可下载！）：... ..完整版PDF文档，请微信扫描下方二维码加入「智驾最前沿」智驾圈子获取，本文档圈内编号：zjzqy-0264。👆微信扫码加入圈子👆微信扫描上方二维码加入「智驾最前

智驾最前沿 2023-12-17 826浏览
集成芯片与芯粒（Chiplet）技术白皮书

本文来自“集成芯片与芯粒技术白皮书”，本文重点介绍了发展集成芯片和芯粒的重要意义。下载链接：集成芯片与芯粒技术白皮书《计算加密技术合集》1、绿色计算服务器机密计算安全白皮书2、PHYSec安全加密技术及在智算中心的应用3、机密计算共享数据价值白皮书集成芯片是指先将晶体管集成制造为特定功能的芯粒（Chiplet），再按照应用需求将芯粒通过半导体技术集成制造为芯片。其中，芯粒（Chiplet）是指预先

智能计算芯世界 2023-12-05 1858浏览
三星考虑将3DChiplet芯粒技术用于SoC芯片中！

11 月 12 日消息，ZDNet 透露，三星正积极考虑将 3D Chiplet（芯粒）技术运用于自家未来的 Exynos 系列 SoC 中。知情人士解释说，“三星电子内部正考虑将 3D Chiplet 应用于 Exynos”，并补充道，“我们认为，这样做可以获得显著的好处”。他指出，3D Chiplet 有助于提高 Exynos 的生产效率，从而增强其竞争力。Chiplet 主要是将一类满足特定

深圳飙叔 2023-11-12 424浏览
他是如何推动AMD向芯粒领域实现开拓性发展的

过去5年来，处理器从单块硅片发展成为了较小的芯粒集合。这种方法意味着，我们可以利用每个组件的最优技术来搭建中央处理器（CPU）的功能组件。超微半导体公司（AMD）的产品技术架构师萨姆•纳夫兹格（Sam Naffziger）是这种方法的早期建议者。最近，纳夫兹格就此话题回答了《科技纵览》有关芯粒的5个问题。你认为基于芯粒的处理器中主要的挑战是什么？萨姆•纳夫兹格：我们在五六年前就开始生产EPYC和R

EETOP 2023-09-25 880浏览
【ISPD2023】芯粒：满足来自智能系统设计的需求

第32届国际物理设计研讨会（ISPD2023）于2023年3月26日至29日在线举行，来自世界各地的顶尖研究人员和下一代设计师每年都会聚集在一起，进行未来芯片的物理设计。半导体制造工艺技术的进步继续将工艺光刻的极限推向深纳米领域，以获得更好的性能、功率和面积，遵循摩尔定律。各种器件都采用了异构集成，以实现更好的系统级电源性能成本权衡和更高的性能。2023年3月27日，加州大学伯克利分校教授Albe

芯思想 2023-05-03 1287浏览
Chiplet（芯粒）：大算力芯片的翅膀

作者：Erick.X，复睿微首席架构专家Chiplet 概述过去几十年来，半导体行业一直按照摩尔定律的规律发展，凭借着芯片制造工艺的迭代，使得每18个月芯片性能提升一倍。但是当工艺演进到5nm，3nm节点，提升晶体管密度越来越难，同时由于集成度过高，功耗密度越来越大，供电和散热也面临着巨大的挑战。Chiplet（芯粒）技术是SoC集成发展到当今时代，摩尔定律逐渐放缓情况下，持续提高集成度和芯片算力

汽车电子与软件 2022-08-17 2773浏览
UCIe标准白皮书：构建开放的芯粒生态系统

作者：英特尔高级研究员兼首席架构师、UCIe I/O技术与标准推动委员Debendra Das Sharma博士翻译：陈巍团队文章来源：陈巍谈芯Universal Chiplet Interconnect Express (UCIe)® 是一种开放的行业标准互连，可在芯粒（Chiplet）之间提供高带宽、低延迟、节能且具有成本效益的封装连接。它解决了跨越云、边缘、企业、5G、汽车、高性能计算和手

TechSugar 2022-03-16 2148浏览
行业领先企业打造开放生态系统，推动基于芯粒（Chiplet）的设计创新

英特尔致力于通过新的UCIe开放标准来推进半导体架构创新的未来英特尔携手日月光半导体（ASE）、AMD、Arm、谷歌云、Meta、微软、高通、三星和台积电，旨在推行开放的晶片间互连标准，称之为UCIe（通用芯粒高速互连）。基于开放的高级接口总线（AIB）工作基础，英特尔开发了UCIe标准，并将其作为一个开放规范，捐赠给联盟的创始成员。该规范定义了封装内芯粒（Chiplet）之间的互连，以实现封装层

知IN 2022-03-03 1138浏览
芯粒时代来临，先进封装将延缓摩尔定律

日前，中国工程院院士许居衍在题为《复归于道：封装改道芯片业》的报告中指出，经典的2D缩放已经“耗尽”了现有的技术资源，现在通过节点实现性能翻番的方法已经失灵。单片集成电路过去一向强调PPA，即更高的性能（erformance）、更低的功耗（Power）、更小的面积（Area）。这个逻辑方向到了需要修正的时候了！因此3D异质集成、MCP（Multi-Chip Package多芯片封装）、

芯思想 2019-09-23 1733浏览

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