DesignWare接口IP核为台积公司N4P工艺计算密集型芯片设计提供高带宽低延迟的广泛协议解决方案
DesignWare基础IP核提供高速且面积优化的低功耗嵌入式存储器、逻辑库、GPIO和TCAM
台积公司N4P工艺上的广泛IP核组合是对新思科技经认证的数字和定制设计方案的补充，极大地缩短了投片成功的时间
新思科技（Synopsys）近日宣布与台积公司合作在其N4P工艺上开发广泛的Synopsys DesignWare®接口和基础IP核组合，促进芯片创新，助力开发者高效设计出复杂的高性能计算（HPC）和移动SoC。基于这一合作，开发者可在台积公司的先进工艺上使用高质量IP核完成设计和项目进度，并在性能、功耗、面积、带宽和延迟等方面实现优化。
双方拓展战略合作，提供全面的3D系统集成功能，支持在单一封装中集成数千亿个晶体管
新思科技3DIC Compiler是统一的多裸晶芯片设计实现平台，无缝集成了基于台积公司3DFabric技术的设计方法， 为客户提供完整的“初步规划到签核”的设计平台
此次合作将台积公司的技术进展与3DIC Compiler的融合架构、先进设计内分析架构和签核工具相结合，满足了开发者对性能、功耗和晶体管数量密度的要求
新思科技（Synopsys）近日宣布扩大与台积公司的战略技术合作，提供更高水平的系统集成，以满足高性能计算（HPC）应用对更佳PPA（功耗、性能和面积）的需求。双方客户可通过新思科技的3DIC Compiler平台，高效访问基于台积公司的3DFabric™设计方法，从而显著推进大容量3D系统的设计。这些设计方法可在台积公司的集成片上系统（SoIC™）技术中提供3D芯片堆叠支持，并在集成扇出（InFO）和基底晶片芯片（CoWoS®）技术中提供2.5/3D先进封装支持。这些先进的方法融合了3DIC Compiler平台的高度集成多裸晶芯片设计，可支持解决从“初步规划到签核” 的全面挑战，推动新一代超级融合3D系统的实现。
“台积公司与我们的开放创新平台®（OIP）生态系统合作伙伴密切合作，共同推动高性能计算领域的下一代创新。这次合作是将新思科技的3DIC Compiler平台与台积公司的芯片堆叠以及先进封装技术相结合，致力于帮助我们的客户成功设计高性能计算应用芯片，满足他们对芯片功耗和性能的高要求。”
——Suk Lee
台积公司设计基础设施
管理事业部副总裁
3DIC Compiler平台是一套完整的端到端解决方案，用于高效的2.5/3D多裸晶芯片设计和全系统集成。基于新思科技Fusion Design Platform™通用的统一数据模型, 3DIC Compiler平台整合了具有革命性意义的多裸晶芯片设计能力，并利用新思科技世界一流的设计实现和签核技术，在统一集成的3DIC设计操作界面提供完整的从“初步规划到签核”平台。这种超融合解决方案包括2D和3D可视化、跨层探索和规划、设计实现、可测性设计和全系统验证的设计及签核分析。
“为满足以AI为中心的工作负载和专用计算优化日益增长的需求，领导力和广泛的协作创新能力缺一不可。我们与台积公司就其最新的3DFabric技术展开的开创性工作，使我们能够探索并实现前所未有的3D系统集成水平。通过3DIC Compiler平台和台积公司高度可访问的集成技术，性能、功耗和晶体管数量密度等都将实现飞跃，并将重塑众多现有和新兴的应用及市场。”
——Shankar Krishnamoorthy
新思科技数字设计事业部总经理
3DIC Compiler平台不仅效率高，还能扩展容量和性能，为各种异构工艺和堆叠裸片提供无缝支持。通过采用新思科技的集成签核解决方案，包括PrimeTime®时序签核解决方案、StarRC™寄生参数提取签核、Tweaker™ ECO收敛解决方案和IC Validator™物理验证解决方案，结合Ansys® RedHawk-SC Electrothermal™系列多物理场分析解决方案，以及新思科技的TestMax DFT解决方案，3DIC Compiler平台可提供前所未有的先进联合分析技术，帮助实现稳定的高性能设计的更快收敛。
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