时钟设计 - 电子工程专辑

时钟设计

跨时钟设计：异步FIFO设计

文章来源于IC的世界，作者IC小鸽1、异步FIFO在ASIC设计或者FPGA设计中，我们常常使用异步fifo（first in first out）（下文简称为afifo）进行数据流的跨时钟，可以说没使用过afifo的Designer，其设计经历是不完整的。废话不多说，直接上接口信号说明。2、afifo接口信号说明如下表格为常见的afifo接口信号，非必须指的部分场景的afifo可能不存在此信

EETOP 2023-07-30 732浏览
5nm112Gbps最新一代SerDesIP时钟设计详解

‍各种终端应用对更快数据速率的持续需求促使开发了最新一代的 SerDes 硬件，目前的速率已达到 112Gbps。例如，数据中心架构中的网络交换机开始利用这些新的 112Gbps 实施（51.2Tbps 和 512 个通道）提供 51T 的吞吐量。112Gbps SerDes设计将根据应用情况在各种配置中被采用。下图展示了长距离(LR)、中距离(MR)、极短距离(VSR)和超短距离(XSR)拓扑，

EETOP 2022-07-20 946浏览
开发者分享｜第三代ZynqRFSoC器件射频数据转换器应用:时钟设计

本文作者：赛灵思工程师 Shengjie LiZynq UltraScale+ RFSoC 是业界首款单芯片自适应无线电平台，在一款芯片内集成射频直采数据转换器、单芯片软决策前向纠错核(SD-FEC)、FPGA逻辑、完整的ARM处理器子系统和高速收发器等。第三代RFSoC器件与前几代产品相比，射频输入输出频率响应已扩展至全面支持6GHz以下频段，可帮助用户开发尖端RF设计，例如大规模MIMO无线电

FPGA技术江湖 2022-06-07 2429浏览
第三代ZynqRFSoC器件射频数据转换器应用:时钟设计-下

本文作者：赛灵思工程师 Shengjie Li第三代Zynq RFSoC器件射频数据转换器应用: 时钟设计-上。在Vitis中创建基于ARM的BareMetal程序设计：详细流程：Ø 打开Vitis，选择一个Vitis工作目录。Ø Create Application，选择一个新的XSA文件，导入从Vivado获得的XSA文件。Ø为工程取一个名，以Empty Application(C)为模板新建

FPGA开发圈 2022-06-02 1068浏览
技术干货－智能汽车时钟设计的关键需求

汽车系统设计者从计算和通信市场借鉴了久经验证的时钟设计最佳方法，而基于硅芯片的时钟解决方案数十年来一直是这些市场中优选的解决方案。 Silicon Labs（亦称“芯科科技”）时钟产品高级营销经理 Kyle Beckmeyer特别于近期撰写一篇技术文章，说明关于新型智能汽车的时钟设计关键需求与理想的时钟发生器解决方案。您将了解到

SiliconLabs 2021-04-19 1666浏览
Clock Talk中文新课程上线－高速FPGA和处理器的时钟设计

Silicon Labs（亦称“芯科科技”）主办的 “ Clock Talk ”时钟线上系列研讨会持续火热进行中，近日Clock Talk系列的第三场随选即播演讲主题－ “性能优化的时钟解决方案应用于高速 FPGA 和应用处理器设计”已正式上线，并提供了中文及英文演说版本供用户选择，欢迎您点击阅读原文前往收听：https://www.silabs.com/suppor

SiliconLabs 2020-11-18 1433浏览
Clock Talk接连两周开讲，手把手教学IEEE 1588及56/112G Serdes时钟设计

Silicon Labs （亦称“芯科科技”）将于 9 月 16 日香港时间早上 10:30 分正式展开全新系列的“ Clock Talk” 时钟线上研讨会。从 9 月 16 日开始起到 2021 年年初， Silicon Labs 的时钟专家团队将以每个月进行两次技术对谈的频率，与您分享他们对特定行业应用需求的知识，并教您如何采

SiliconLabs 2020-09-11 807浏览
12结论
时钟EMC的问题一直都是让广大工程们最头痛的，只要我们在时钟电路设计上遵守这些设计的规则，就可以最低的成本在最短的时间内有效地控制时钟EMC问题。
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