Verilog - 电子工程专辑

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非常详细的Verilog讲义教程，共472页

该资料由为网友分享在EETOP论坛，原创作者：于敦山，如有侵权请及时联系。共472页！https://bbs.eetop.cn/thread-613648-1-1.html(为了便于阅读已转换为JPG文件，由于页数太多，这里只上传20页，剩余的可点击阅读原文下载）如果有需要可以登录论坛下载(第一次注册需要在电脑端进行）https://bbs.eetop.cn/thread-613648-1-1.h

EETOP 2025-04-17 43浏览
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EETOP 2025-03-26 68浏览
一图读懂：VHDL、Verilog与SystemVerilog的区别与联系，哪个更适合你？

VHDL或Verilog，system verilog这三种语言的区别与联系，各自优势。这是一个初学者最常见的问题。其实这三种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言，掌握了verilog HDL学System Verilog则更是简单。VHDL（VHSIC Hardware Description Language）、Verilo

启芯硬件 2024-09-25 1634浏览
写Verilog如何做到心中有电路？

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。“煮酒言欢”进入IC技术圈，这里有近100个IC技术公众号。今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（十三），以后还会多推出本系列，话不多说，上货。FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群

FPGA技术江湖 2024-09-10 586浏览
怎么样提高verilog代码编写水平？

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。“煮酒言欢”进入IC技术圈，这里有近100个IC技术公众号。今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（十二），以后还会多推出本系列，话不多说，上货。FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群

FPGA技术江湖 2024-09-09 582浏览
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EETOP 2024-07-15 591浏览
verilog求倒数-ROM实现方法

来源：网络素材采用线性逼近法结合32段线性查找表的方式来实现1/z的计算。首先将1/32-1/64的定点化数据存放到ROM中，ROM中存放的是扩大了2^20 次方的数字四舍五入后的整数部分。n值越大，精度越大，误差越小。这里取n=20；ROM中存储的数据是1/（32+i）*2^20的四舍五入的整数部分。32-64间的数据可以通过查表来实现，其他的数据则采用的是线性逼近的方法。线性逼近的步骤为：1.

FPGA开源工作室 2024-06-20 575浏览
『一文讲透』CRC校验原理和推导过程及Verilog实现

一、CRC简介循环冗余校验和（Cyclic Redundancy Checksum, CRC）是一种检错技术。数据通信领域中最常用的一种差错校验码，其信息字段和校验字段长度可以任意指定，但要求通信双方定义的CRC标准一致。主要用来检测或校验数据传输或者保存后可能出现的错误。在数据传输过程中，无论传输系统的设计再怎么完美，差错总会存在，这种差错可能会导致在链路上传输的一个或者多个帧被破坏(出现比特差

路科验证 2024-06-11 1662浏览
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EETOP 2024-01-29 689浏览
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EETOP 2023-11-14 611浏览
生命不止，折腾不息：用Verilog来P图

之前做图像缩放仿真验证时需要读取图片数据进行处理，vivado读取的是raw文件，现在想想能不能用来给证件照换个背景颜色，现在有空来试试。原理很简单，主要三个步骤：1、用PS打开图片，这里PS只用于查看图片分辨率以及背景颜色的具体像素值和格式转换（需要将图片转换成raw格式）；2、Verilog读取像素值，并进行判断，把符合替换条件的像素值（可以使用PS查看）换成目标背景颜色的像素值；3、仿真运

电子工程世界 2023-11-13 803浏览
Verilog入门笔记，新手必看！

动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？运算符吗？Verilog比较方便的一个特点就是数据的截取和拼接功能了，截取使用方括号[]，拼接使用大括号{}，例如：reg [7:0] vect;wire a;wire [3:0] b,wire [5:0] c;assign a = vect[1]; //取其中1Bitassign b[3:0] = vect[7:4];

嵌入式ARM 2023-09-27 944浏览
verilog定位：Debug时钟频率

1. 为什么需要Debug时钟频率在芯片设计中，为了便于定位故障，有时候需要确认部分时钟频率是否正确，需要部分debug手段。常见的方式是：将时钟信号引到芯片管脚，通过仪器测量。这类方式必须要测量仪器，并且需要熟练使用，耗时较长。还有一种简单的方式，通过时钟计数的方式判断时钟频率是否正确。2. Debug时钟频率原理本文以serdes用户侧并行接口的恢复时钟为例，说明一下如何判断serd

EETOP 2023-09-20 807浏览
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EETOP 2023-09-19 800浏览
【文档必备】Verilog、SystemVerilogIEEE标准规范

作为逻辑工程师，在FPGA和数字IC开发和设计中，一般采用verilog，VHDL或SystemVerilog等作为硬件描述语言进行工程设计，将一张白板描绘出万里江山图景。工程师在利用硬件描述语言进行数字电路设计时，需要遵守编译器支持的Verilog,VHDL或systemverilog标准规范，并形成良好的RTL设计风格。本文简要介绍verilog-2005和systemverilog-2017

FPGA技术江湖 2023-09-17 1857浏览
Verilog语法:必须掌握的User-definedprimitives(UDPs)

1、UDP的使用场景 User-defined primitives (UDPs) 翻译过来就是用户自定义原语，常常用于构建组合逻辑模型和时序逻辑模型。我们编写Verilo代码时，定义寄存器使用的是reg 和always@(*clk*)，运行VCS RTL仿真时，VCS能够识别此类信号是寄存器，能够模拟其行为模型。然而在使用VCS进行网表仿真时，此时网表中寄存器名称是这样的SDFF*_XXXX，其

EETOP 2023-09-14 1046浏览
verilog语法之浅谈casecasezcasex

1、语法说明在rtl仿真中，有四种状态，分别是0、1、x（unknown values）和z（high-impedance values）。 case 结构体中：0，1，X与Z是四种不同的状态，case条件比较时会检测比较双方每个bit是否完全相等。casez 结构体中：把Z当做don’t care conditions，case条件比较时，比较双方存在Z值的bit位不参

路科验证 2023-09-04 842浏览
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EETOP 2023-09-03 803浏览
IP库新增经过实践的Verilog库

网上严重缺乏实用的 Verilog 设计。Project F 库是尝试让 FPGA 初学者变得更好部分。设计包括Clock- 时钟生成 (PLL) 和域交叉Display - 显示时序、帧缓冲区、DVI/HDMI 输出Essential- 适用于多种设计的便捷模块Graphics- 绘制线条和形状Maths- 除法、LFSR、平方根、正弦......Memory- ROM 和 RAM 设计，包括

FPGA技术江湖 2023-09-02 2024浏览
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听说99%的同学都来这里充电吖本系列为线下学员学习笔记整理分享，如有想要报名参加线下培训，可以点击以下超链接文章了解，购买开发板可以到叁芯智能科技企业淘宝店下单。FPGA就业班，2023.09.12开班，系统性学习FPGA，高薪就业，线上线下同步！连载《叁芯智能fpga设计与研发就业班-第16天》【状态机：一段式、二段式、三段式】【原理及verilog仿真】作者：紫枫术河本篇文章描述状态机的

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FPGA技术江湖 2023-08-14 879浏览
高质量的verilog代码是什么样的

文章来源于IC的世界，作者IC小鸽高质量6要素高质量的verilog代码至少需要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。标准化：iterlaken MAC PCIE 这些模块的设计必须要符合协议标准，能够与其他厂商的产品进行正常对接。可读性：代码是容易阅读，是否容易理解原理功能：功能是否正确，功能点是否全面，是否灵活可配置。性能：读写、传输速率是否达标稳定性：跨时钟等是否处理

EETOP 2023-07-17 630浏览
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EETOP 2023-07-10 979浏览
FPGA的数字信号处理：Verilog实现简单的FIR滤波器

该项目介绍了如何使用 Verilog 实现具有预生成系数的简单 FIR 滤波器。绪论不起眼的 FIR 滤波器是 FPGA 数字信号处理中最基本的模块之一，因此了解如何将具有给定抽头数及其相应系数值的基本模块组合在一起非常重要。因此，在这个关于 FPGA 上 DSP 基础实用入门的教程中，将从一个简单的 15 抽头低通滤波器 FIR 开始，在 Matlab 中为其生成初始系数值，然后转换这些值用于编

FPGA技术江湖 2023-06-19 1269浏览
谈谈Verilog/SystemVerilog和C的几种交互方式

最近有群友问我system Verilog 和C怎么交互，在网上搜了一圈发现资料比较少，今天这里就和大家讲讲system Verilog 和C的交互。话不多说直接上干货。第一种 Verilog 通过PLI调用C函数。PLI全称 Program Language Interface，程序员可以通过PLI在verilog中调用C函数，这种访问是双向的。这些用户定义的系统任务和函数的名称必须以美元符号"

路科验证 2023-06-05 1167浏览

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