SystemVerilog - 电子工程专辑

SystemVerilog

一图读懂：VHDL、Verilog与SystemVerilog的区别与联系，哪个更适合你？

VHDL或Verilog，system verilog这三种语言的区别与联系，各自优势。这是一个初学者最常见的问题。其实这三种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言，掌握了verilog HDL学System Verilog则更是简单。VHDL（VHSIC Hardware Description Language）、Verilo

启芯硬件 2024-09-25 1731浏览
SystemVerilog|UVM|超实用！盘点UVM不同机制的调试功能

基于UVM搭建验证环境和构造验证激励，调试的工作总是绕不开的。实际上，对验证环境和激励的调试，往往伴随着验证阶段的前半程，并且会花掉验证工程师很多时间和精力。然而，大部分细节被隐藏在复杂的环境内部。这里的复杂，指的是UVM本身构造的不同机制（比如factory、config_db、objection等），以及在不同机制内部使用的数据结构。作为UVM的用户，我们需要相信在绝大部分情况下这些机制本身是

路科验证 2023-08-23 2395浏览
谈谈Verilog/SystemVerilog和C的几种交互方式

最近有群友问我system Verilog 和C怎么交互，在网上搜了一圈发现资料比较少，今天这里就和大家讲讲system Verilog 和C的交互。话不多说直接上干货。第一种 Verilog 通过PLI调用C函数。PLI全称 Program Language Interface，程序员可以通过PLI在verilog中调用C函数，这种访问是双向的。这些用户定义的系统任务和函数的名称必须以美元符号"

路科验证 2023-06-05 1170浏览
浅谈Verilog/SystemVerilog和C的几种交互方式

最近群里有人问我system Verilog和C怎么交互？在网上搜了一圈，发现相关资料比较少。所以，今天就给大家讲一讲system Verilog和C的交互。第一种：Verilog通过PLI调用C函数。PLI全称Program Language Interface，程序员可以通过PLI在verilog中调用C函数，这种访问是双向的。这些用户定义的系统任务和函数的名称必须以美元符号"$" 开头。大家

嵌入式ARM 2023-05-31 1394浏览
解码国产EDA数字仿真器系列之二|如何实现全面的SystemVerilog语法覆盖？

SystemVerilog的全面支持是开发商用仿真器的第一道门槛。市面上可以找到不少基于纯Verilog的仿真器，但是真正能完整支持SystemVerilog 的仍然屈指可数。如何全面地支持SystemVerilog语言，是开发仿真器的一个重要任务。01. SystemVerilog的发展历程数字芯片的验证技术是随着Verilog语法的演变而演变的。最早，Verilog是完全用来描述（Model）

路科验证 2023-04-17 1060浏览
扒一扒SystemVerilog中的Process之进程控制

杰瑞IC验证来源| 杰瑞IC验证（ID:Jerry_IC） |原创作者| 老黄鸭Hello everybody，我们接着上期的Process（1）-产生进程的方式（点击跳转）继续讲解SystemVerilog中对于process的多种控制方式。本期黄鸭哥主要给大家讲解 named block、wait_order、wait_fork、disable，还有SystemVerilog中的内建类：pro

路科验证 2022-09-26 1666浏览
SystemVerilog|UVM|如果你要搞很多Sequence，请看过来

在UVM框架下，使用sequence来产生测试激励的方法非常高效，用户可以根据测试场景来构造和复用不同抽象层次的测试序列（sequence）。本文将介绍当有多个Sequence的时候如何执行和控制，以及virtual sequence和sequence library的使用。01多sequence的执行和控制Sequence的启动通常在这么几个地方做：在某一个component（比如env）的ma

路科验证 2022-08-17 5631浏览
Systemverilog作用域解析运算符::

点击文末左下角“阅读原文”，获取更多相关内容！Class scope resolution operatorSystemverilog作为面向对象的编程语言，很多特性参考Java，CPP。作用域解析运算符（Class scope resolution operator） :: ：用于显式的对标识符identifier的命名空间namespace做出解析。Systemverilog中的形式：clas

路科验证 2022-05-27 1391浏览
SystemVerilog|UVM|超实用！盘点UVM不同机制的调试功能

基于UVM搭建验证环境和构造验证激励，调试的工作总是绕不开的。实际上，对验证环境和激励的调试，往往伴随着验证阶段的前半程，并且会花掉验证工程师很多时间和精力。然而，大部分细节被隐藏在复杂的环境内部。这里的复杂，指的是UVM本身构造的不同机制（比如factory、config_db、objection等），以及在不同机制内部使用的数据结构。作为UVM的用户，我们需要相信在绝大部分情况下这些机制本身是

路科验证 2022-05-19 2357浏览
SystemVerilog学习总结

芯片就业培训课程推荐：1750元学习补助计时！芯片就业转岗畅销课《芯片验证从入门到精通》推荐就业！更新至88课时！推荐就业！《System Verilog学习总结》为论坛网友原创已上传在：https://bbs.eetop.cn/thread-879315-1-1.htmlSystemverilog方法学覆盖了多种验证技术，有效的融合能彻底改进验证，增加验证产量，加速开发进程，尽早结束项目。相对于

EETOP 2022-04-20 1156浏览
SystemVerilog学习总结

芯片就业培训课程推荐：转岗IC&就业畅销课《芯片验证从入门到精通》开始大厂实操模拟！推荐就业，赢取高薪！《System Verilog学习总结》为论坛网友原创已上传在：https://bbs.eetop.cn/thread-879315-1-1.htmlSystemverilog方法学覆盖了多种验证技术，有效的融合能彻底改进验证，增加验证产量，加速开发进程，尽早结束项目。相对于传统方法消耗更少资源

EETOP 2022-03-27 1082浏览
SystemVerilog|UVM|RAL寄存器模型操作图鉴

寄存器模型操作，指的是通过寄存器模型对RTL中寄存器进行读写访问，或者同步寄存器模型与RTL中寄存器的值。对寄存器模型的操作，可以通过调用模型提供的方法来实现。这些方法的调用，建立在已经完成寄存器模型的构建和集成到验证环境的基础上。本文将展开介绍寄存器模型访问上的一些内容，包括寄存器域段的成员值、寄存器的前后门访问以及具体各种访问方法图示。01 寄存器域段按照前文介绍UVM寄存器模型基础时的描述，

路科验证 2022-01-03 2796浏览
SystemVerilog|UVM|精讲RAL寄存器模型基础

寄存器（register）是数字系统中非常重要的部件，它常被用于数字系统的功能控制（control）和状态（status）显示。RAL（Register Abstract Layer，寄存器抽象层），通常也叫寄存器模型，顾名思义就是对寄存器这个部件的建模。本文要介绍的内容，包括对UVM寄存器模型的概述，如何构建寄存器模型，以及如何将寄存器模型集成到验证环境中。篇幅原因，将在下一篇文章再给出寄存器模

路科验证 2021-12-29 3998浏览
SystemVerilog高效仿真技巧

‍‍做动态仿真验证通常会遇到要等待仿真结果的情况，特别是在调试某个测试用例的时候。很多时候，工程师们会自然地认为仿真速度大部分依赖于跑仿真任务的服务器本身的性能，以及EDA仿真工具的能力。而实际上，高效的验证环境以及代码质量也是影响仿真速度的关键因素。另一方面，提高仿真速度这回事，对于芯片工程师来说本身就是“求人不如求己”。提高服务器机器性能意味着更大的资金投入，更高性能的仿真工具也不是一时半会能

路科验证 2021-12-02 1692浏览

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