FIFO - 电子工程专辑

FIFO

智多晶FIFO_GeneratorIP介绍

智多晶FIFO_Generator v2.0 IPFIFO_Generator是智多晶设计的一款通用型FIFO IP。当前发布的FIFO_Generator IP是2.0版本，相比之前的1.1版本主要新增了非等比输入输出数据位宽支持和异步FIFO跨时钟级数配置功能。FIFO_Generator IP特性支持同步/异步选择支持RAM类型选择：自动、块(BLOCK)RAM、分布式RAM读端口支持普通/

FPGA开发圈 2025-04-27 100浏览
FIFO在LHE3301中的工作原理

领慧立芯LHE3302：电化学模拟前端（AFE）我前几天写了这个，但是不知道开发板什么时候到，就写写。FIFO（First In, First Out）在 LHE3301 芯片中主要用于缓冲 ADC 采样数据，可以降低 MCU 读取数据的频率，提高功耗优化效率。FIFO 的深度为 256×24bit，即最多存储 256 组 24-bit 数据。当数据满足中断要求，就会通知MCU：如果一有数据就中断

云深之无迹 2025-03-19 140浏览
详解单片机FIFO设计思路

素材来源 | 嵌入式专栏MCU通信利用FIFO可以避免因数据量大而丢包的问题，今天通过一种自定义通讯协议格式，给大家讲述一下实现FIFO的方法。1、概述在此之前，先来列举一下传统串口数据收发的不足之处：每接收一个字节数据，产生一次接收中断。不能有效的利用串口硬件FIFO，减少中断次数。应答数据采用等待发送的方法。由于串行数据传输的时间远远跟不上CPU的处理时间，等待串口发送完当前字节再发送下一字节

电子电路开发学习 2024-05-21 753浏览
超级精简系列之二十:超级精简的基于状态机和FIFO的高效健壮帧接收实现

一. 前言在嵌入式开发中,不可避免的涉及到通讯协议处理,而通讯协议底层都依赖于数据帧的收发。一般帧的收发，尤其是接收有几个特点:一是帧本身不定长,二是每次收到的数据不定，三是存在丢包误码,数据异常等情况。所以能健壮的解决上述问题的协议和数据收发处理非常重要，本文就来分享下其一个实现。实际上我们就是实现链路层。首先我们大致整理下需求。1.链路层:设计帧格式,支持不定长包。2.支持每次收到任意长数据进

嵌入式Lee 2024-04-25 662浏览
超级精简系列之十九:超级精简的循环FIFO池,C实现

一. 前言前面我们实现了循环缓冲区FIFO:https://mp.weixin.qq.com/s/MvL9eDesyuxD60fnbl1nag.在串口驱动:https://mp.weixin.qq.com/s/vzjWu2LxpVGZw-msCooh8Q.PWM音频采集与播放:https://mp.weixin.qq.com/s/nCSw743V5iZjGzrV1oQK4Q等应用场景都有应用。但是

嵌入式Lee 2024-03-21 602浏览
超级精简系列之十三:超级精简的循环FIFO,C实现

一. 前言循环缓冲区FIFO在嵌入式开发中非常常见,比如串口的收发驱动，协议包的接收等都会用到，这一篇我们就来实现一个自己简单的循环FIFO的”轮子”。二. 实现过程2.1 数据结构定义FIFO数据结构/** * \struct fifo_st * FIFO缓冲区结构. */typedef struct { uint32_t in; /**< 写入索引 */

嵌入式Lee 2024-01-10 867浏览
异步FIFO设计之格雷码

相邻的格雷码只有1bit的差异，因此格雷码常常用于异步fifo设计中，保证afifo的读地址（或写地址）被写时钟（或读时钟）采样时最多只有1bit发生跳变。在不考虑路径延时的情况下，因为源数据（读写地址）只有1bit变化，即使发生了亚稳态，最终的结果相当于被目的时钟延迟一拍采样。需要注意的是：异步fifo中使用格雷码无法避免亚稳态，它起到的作用是，即使发生了亚稳态，依旧能够保证异步fif

EETOP 2023-11-04 1021浏览
IC设计错误案例：fifo读控制错误

文章来源于IC的世界，作者IC小鸽本文将简述一种fifo读控制的不合理设计案例，在此案例中，异常报文将会堵在fifo中，造成头阻塞。异常场景在验证阶段很难完全覆盖，而实际芯片应用中，因为链路不稳定或者噪声的影响，时不时会出现各种异常报文，因此在设计阶段需要重复考虑到异常常见对设计的影响。1.不合理的案例设计如下图所示：data_fifo 为主数据路径的存储fifo，用于存储报文，所有正常报文类

EETOP 2023-10-30 689浏览
跨时钟设计：异步FIFO设计

文章来源于IC的世界，作者IC小鸽1、异步FIFO在ASIC设计或者FPGA设计中，我们常常使用异步fifo（first in first out）（下文简称为afifo）进行数据流的跨时钟，可以说没使用过afifo的Designer，其设计经历是不完整的。废话不多说，直接上接口信号说明。2、afifo接口信号说明如下表格为常见的afifo接口信号，非必须指的部分场景的afifo可能不存在此信

EETOP 2023-07-30 829浏览
【手撕代码】同步FIFO、LIFO/Stack

FIFO 是FPGA设计中最有用的模块之一。FIFO 在模块之间提供简单的握手和同步机制，是设计人员将数据从一个模块传输到另一个模块的常用选择。在这篇文章中，展示了一个简单的 RTL 同步 FIFO，可以直接在自己的设计中配置和使用它，该设计是完全可综合的。为什么要自己设计FIFO那么，为什么呢？网上有很多关于 FIFO 的 Verilog/VHDL 代码的资源，过去，我自己也使用过其中的一些。但

FPGA技术江湖 2023-07-01 889浏览
应用笔记|S2-LP的FIFO机制

关键字：S2-LP，FIFO，大数据透传目录预览1 引言2 应用场景3 实验结果4 小结1. 引言众所周知，S2-LP 拥有两个数据 FIFO，一个用于数据传送，另外一个用于数据接收，它们各自的长度均为 128 字节。针对普通的小数据量而言，128 字节长度的 FIFO 基本上可以满足大部分应用。但是，随着应用越来越复杂以及对数据量的需求越来越大，128 字节就不够用了，此时就需要对 FIFO 进

STM32单片机 2023-05-17 1084浏览
分享一款基于C语言实现的FIFO模块

关注+星标公众号，不错过精彩内容作者 | strongerHuang微信公众号 | strongerHuangFIFO在嵌入式应用的非常广泛，可以说有数据收发的地方，基本就有FIFO的存在，今天给大家分享一款基于C语言实现的FIFO模块：xqueue.1. 为什么需要FIFOFIFO 是First-In First-Out的缩写，它是一个具有先入先出特点的缓冲区。可以理解成一个大的水池，水对应数据

strongerHuang 2023-04-23 1134浏览
单片机自定义协议FIFO高效发送数据方法

点击左上方蓝色“混说Linux”，选择“设为星标”第一时间看干货文章 1 本文介绍如何使用带FIFO的串口来减少接收中断次数，通过一种自定义通讯协议格式，给出帧打包方法；之后介绍一种特殊的串口数据发送方法，可在避免使用串口发送中断的情况下，提高系统的响应速度。1、概述在此之前，先来列举一下传统串口数据收发的不足之处：每接收一个字节数据，产生一次接收中断。不能有效的利用串口硬件FIFO，减少中

混说Linux 2023-04-03 1185浏览
Linux管道和FIFO应用笔记

关注+星标公众号，不错过精彩内容来源 | TLPI系统编程笔记整理&排版 | 嵌入式应用研究院概述管道最常见的地方是shell中，比如：$ ls | wc -l为了执行上面的命令，shell创建了两个进程来分别执行 ls 和 wc (通过 fork() 和 exec() 完成)，如下：从上图可以看出，可以将管道看成是一组水管，它允许数据从一个进程流向另一个进程，这也是管道名称的由来。从上图可以看出

strongerHuang 2023-03-07 1419浏览
单片机自定义协议FIFO高效发送数据方法

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strongerHuang 2022-10-18 939浏览
对串口接收FIFO处理机制的解读

关注、星标公众号，直达精彩内容素材来源：https://blog.csdn.net/weixin_44386927/article/details/124626454整理：技术让梦想更伟大 | 李肖遥一、FIFOFIFO 是First Input First Output的缩写，先入先出队列。使用的场景：一般是在不同的时钟域之间的数据传输（简单理解即：一个（读\写）快，另外的一个（读\写）

李肖遥 2022-09-13 2098浏览
想知道如何计算FIFO深度吗？

以下文章来源于瓜大三哥，作者米果不回来数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走的数据缓存下来，那么我们需要开多大的空间去缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，如何去计算最小FIFO深度是我们讨论的重点。数据突发长度

路科验证 2021-08-24 2050浏览
带你康康同步FIFO和异步FIFO原理

一、使用同步FIFO传输数据在系统设计期间,有几个工作在不同频率上的组件(器件),例如处理器,外围设备等,它们有时可能具有自己的时钟晶体。先进先出First-In-First-Out(FIFO)队列在此类设备之间的数据交换中起着重要作用。FIFO是简单的存储器,用于数据排队通过通信总线。因此,FIFO通常用于跨不同时钟域的数据传输。我们首先描述了一个简单的同步FIFO架构,其中读写是在同一时钟上完

路科验证 2021-07-28 3914浏览
异步FIFO的FPGA实现

本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques for Asynchronous FIFO Design》，同时加上一些自己的一些理解。 FIFO简介 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址

EDN电子技术设计 2020-04-29 1417浏览
设计不是凑波形：FPGA中的FIFO

FIFO是FPGA内部一种常用的资源，可以通过FPGA厂家的的IP生成工具生成相应的FIFO。FIFO可分为同步FIFO和异步FIFO，其区别主要是，读写的时钟是否为同一时钟，如使用一个时钟则为同步FIFO，读写时钟分开则为异步FIFO。一般来说，较大的FIFO可以选择使用内部BLOCK RAM资源，而小的FIFO可以使用寄存器资源例化使用。一般来说，FIFO的主要信号包括：信号

面包板社区 2019-05-12 2749浏览

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