DesignWare接口IP核为台积公司N4P工艺计算密集型芯片设计提供高带宽低延迟的广泛协议解决方案
DesignWare基础IP核提供高速且面积优化的低功耗嵌入式存储器、逻辑库、GPIO和TCAM
台积公司N4P工艺上的广泛IP核组合是对新思科技经认证的数字和定制设计方案的补充，极大地缩短了投片成功的时间
新思科技（Synopsys）近日宣布与台积公司合作在其N4P工艺上开发广泛的Synopsys DesignWare®接口和基础IP核组合，促进芯片创新，助力开发者高效设计出复杂的高性能计算（HPC）和移动SoC。基于这一合作，开发者可在台积公司的先进工艺上使用高质量IP核完成设计和项目进度，并在性能、功耗、面积、带宽和延迟等方面实现优化。
“台积公司始终与我们的开放创新平台®（OIP）生态系统合作伙伴们密切联系，使下一代设计的功耗和性能能够借助台积公司最新的N4P工艺实现显著提升。N4P工艺可提供独特的PPA平衡，帮助客户持续交付领先的HPC、移动端和其他高性能产品。台积公司与新思科技将长期合作，持续提供基于台积公司先进工艺的高质量DesignWare IP核，以N4P工艺的优势赋能开发者，加快差异化产品的上市速度。”
——Suk Lee
台积公司设计基础设施
管理事业部副总经理
“新思科技开发基于台积公司N4P工艺的DesignWare IP核，协助开发者快速将IP核集成到芯片设计中，并实现性能、功耗和面积的优化。新思科技一直致力于开发基于先进工艺技术的经过硅验证并符合标准的IP核，为开发者提供实现其设计要求的低风险路径。”
——John Koeter
新思科技营销和战略
高级副总裁
新思科技广泛的DesignWare IP核组合包括逻辑库、嵌入式存储器、IO、PVT监视器、嵌入式测试、模拟IP、接口IP、安全IP、嵌入式处理器和子系统。为了加速原型设计、软件开发以及将IP核整合进芯片，新思科技“IP Accelerated”计划提供IP核原型设计套件、IP核软件开发套件和IP核子系统。新思科技在IP核质量和全面技术支持方面进行了大量投资，以协助开发者降低集成风险，缩短产品上市时间。
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