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普渡大学的研究人员在尝试设计下一代晶体管方面达到了一个里程碑，这可以延长硅基半导体的寿命。这种名为CasFET（级联场效应晶体管）的新设计是在晶体管微型化道路上迈出的又一步，可以实现更低的开关电压、更低的功耗和更密集的设计。
普渡大学电气与计算机工程系 Katherine Ngai Pesic 和 Silvaco 研究助理教授蒂尔曼·库比斯 (Tillman Kubis) 表示，这项研究是在晶体管小型化难度增加的情况下进行的，近年来，晶体管小型化的难度不断增加，成本也在不断攀升。
"晶体管需要足够高的导通电流和足够低的关断电流，在这两者之间进行切换的差异要足够小，"Kubis说。"这些挑战在过去八年左右大大减缓了晶体管的缩小速度，使得推出更强大的几代CPU越来越困难。" 这种困难的一个比较明显的案例是英特尔向10纳米和7纳米工艺的过渡，其中出现了一些延迟，这有助于AMD在CPU领域 "毫不客气地 "重新崛起。
三星正在其 3nm 工艺中采用 GAAFET（Gate All Around Field EffectTransistor）技术，预计今年将实现量产。该技术是FinFet的后继者，它重新设计了晶体管，使其在通道的四个侧面都有栅极。这提供了与其相邻单元更好的晶体管绝缘，限制了电压泄漏，并允许在相同的开关效果下应用更低的电压。这反过来又使更多的晶体管可以更紧密地部署在一起，提高密度。三星表示，这种方法可以将晶体管设计的尺寸缩小 35%（与 5nm FinFET 相比）。然而，预计GAAFET技术将比FinFET更快地枯竭的。
普渡大学的 CasFET 设计：超晶格层是新的设计突破，可以改善晶体管的小型化
CasFET 的开发是晶体管制造设计的下一个可能步骤，它部署了垂直于晶体管传输方向的超晶格结构，允许可切换的级联状态。这实际上利用了从量子级联激光器中学到的效应，并且基本上允许更细粒度的电压控制。这是半导体缩放的限制因素之一。
该团队目前正在开发第一个CasFET原型，并仍处于整体结构和材料的设计阶段，试图在成本、材料可用性、从典型的晶体管制造过渡的便利性和性能之间找到正确的平衡。就目前而言，该原型并没有提供他们所寻找的性能特征。然而，这项工作很有希望，普渡大学已经向美国专利和商标局申请了专利保护。
